ZL30409
T1 / E1系统同步
与地层3缓缴
数据表
特点
支持符合Telcordia GR- 1244 -CORE阶层4
对于DS1接口时序
支持ETSI ETS 300 011 ， TBR 4 ， TBR 12
对于E1接口TBR 13计时
可选的19.44兆赫，为2.048MHz ， 1.544MHz或
为8kHz输入参考信号
提供C1.5 ， C2，C4， C6，C8 ，C16，和C19的
（ STS - 3 / OC3时钟的8分频）输出时钟
信号的
提供了5种风格的8千赫帧脉冲
0.05 PPM缓缴频率精度
缓缴指示
衰减从1.9Hz漫步
快速锁定模式
提供时间间隔误差（ TIE ）校正
接受基准输入来自两个独立的
来源
JTAG边界扫描
订购信息
ZL30409/DDA
ZL30409/DDB
48引脚SSOP
48引脚SSOP （卷带式）
2003年11月
-40 ° C至+ 85°C
应用
同步和定时控制multitrunk
T1，E1和STS -3 / OC3系统
ST-总线时钟和帧脉冲源
描述
该ZL30409 T1 / E1系统同步器包含一个
数字锁相环（DPLL ），它提供定时
和multitrunk T1和E1同步信号
主速率传输链路。
该ZL30409产生ST- BUS时钟和帧
信号的相位锁定到任何一个19.44 MHz的，
为2.048MHz ， 1.544MHz或为8kHz输入参考。
OSCI
OSCO
TCLR
LOCK
V
DD
GND
主时钟
TCK
TDI
TMS
TRST
TDO
PRI
美国证券交易委员会
IEEE
1149.1a
TIE
校正
电路
选
参考
参考
SELECT
MUX
参考
SELECT
TIE
校正
启用
虚拟
参考
DPLL
产量
接口
电路
状态
SELECT
输入
减值
MONITOR
状态
SELECT
C19o
C1.5o
C2o
C4o
C6o
C8o
C16o
F0o
F8o
F16o
RSP
TSP
RSEL
控制状态机
反馈
频率
SELECT
MUX
MS1 MS2
RST
缓缴PCCI植绒
FS1
FS2
图1 - 功能框图
卓联半导体公司美国专利号5602884 ，英国专利号0772912 ，
法国Brevete S.G.D.G. 0772912 ;德国DBP号69502724.7-08
1
卓联半导体公司
卓联， ZL和卓联半导体公司标识是卓联半导体公司的商标。
版权所有2003年，卓联半导体公司保留所有权利。
ZL30409
数据表
该ZL30409符合Telcordia的GR- 1244 -CORE阶层4和ETSI ETS 300 011 2048 kbit / s的接口。
这将满足抖动/漂移容限，抖动/漂移转移，固有抖动/漂移，频率精度，捕捉
范围内，缓缴频率和MTIE要求这些规范。
GND
RST
TCLR
IC
美国证券交易委员会
PRI
V
DD
OSCO
OSCI
GND
F16o
F0o
RSP
TSP
F8o
C1.5o
V
DD
LOCK
C2o
C4o
C19o
植绒
GND
IC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
SSOP
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
TMS
TCK
TRST
TDI
TDO
IC
IC
FS1
FS2
IC
RSEL
MS1
MS2
V
DD
IC
IC
NC
GND
PCCI
缓缴
V
DD
C6o
C16o
C8o
图2 - 引脚连接
2
卓联半导体公司
ZL30409
引脚说明
针＃
1,10,
23,31
2
名字
GND
RST
地面上。
0伏。
描述
数据表
复位（输入） 。
逻辑低电平此输入复位ZL30409 。为确保正确的操作，
设备必须经过参考信号频率的变化和电复位。 RST引脚
应保持低电平最少为300ns的。而RST引脚为低电平时，所有的帧脉冲除外
RSP和TSP和除外的C 60 ， C16o和C19o所有的时钟输出为逻辑高电平。可吸入悬浮粒子，
TSP ，的C 60 ， C16o处于逻辑低电平复位过程中。复位过程中， C19o是自由运行。以下
复位，输入参考源和输出时钟和帧脉冲的相位对齐
在图13中所示。
TIE电路复位（输入） 。
逻辑低电平此输入复位时间间隔误差（ TIE ）
导致与输出相输入相的重新组合中所示的校正电路
图13. TCLR引脚应保持低电平最少为300ns的。该引脚在内部
下拉至GND。
内部连接。
悬空。
二级参考（输入） 。
这是两个（ PRI & SEC）输入参考源之一
（下降沿）用于同步。之一的四种可能的频率（ 8kHz的， 1.544MHz ，
为2.048MHz或19.44MHz ）也可以使用。输入参考的选择是基于所述
MS1 ， MS2 ， RSEL和PCCI控制inputs.This引脚在内部上拉至V
DD
.
主参考（输入） 。
见SEC引脚说明。该引脚在内部上拉至V
DD
.
正电源电压。
+3.3V
DC
标称。
振荡器主时钟（ CMOS输出） 。
对于晶操作， 20MHz的晶体
从这个引脚OSCI连接，见图9。不适合驾驶其他设备。时钟
振荡器工作，该引脚悬空，见图8 。
振荡器主时钟（ CMOS输入） 。
对于晶操作， 20MHz的晶体
从这个引脚OSCO连接，见图9。时钟振荡器工作，该引脚为
连接到时钟源，参见图8 。
帧脉冲ST -BUS 8.192 Mb / s的（ CMOS输出） 。
这是一个8kHz的61ns低电平有效帧
脉冲，这标志着一个ST-总线帧的开始。这通常用于ST-总线
操作在8.192兆位/秒。参见图14 。
帧脉冲ST- BUS 2.048Mb / S（ CMOS输出） 。
这是一个8kHz的244ns低电平有效帧
脉冲，这标志着一个ST-总线帧的开始。这通常用于ST-总线
操作在2.048Mb / s和4.096Mb / s的。参见图14 。
接收同步脉冲（ CMOS输出） 。
这是一8kHz的488ns活性高成帧脉冲，
这标志着一个ST-总线帧的开始。这通常用于连接到
西门子慕尼黑-32设备。参见图15 。
发射同步脉冲（ CMOS输出） 。
这是一8kHz的488ns活性高成帧脉冲，
这标志着一个ST-总线帧的开始。这通常用于连接到
西门子慕尼黑-32设备。参见图15 。
帧脉冲（ CMOS输出） 。
这是一个8kHz的122ns高电平有效帧脉冲，这标志着
一帧的开始。参见图14 。
时钟1.544MHz （ CMOS输出） 。
此输出用于在T1中的应用程序。
3
TCLR
4
5
IC
美国证券交易委员会
6
7,17
28,35
8
PRI
V
DD
OSCO
9
OSCI
11
F16o
12
F0o
13
RSP
14
TSP
15
16
F8o
C1.5o
3
卓联半导体公司
ZL30409
引脚说明（续）
针＃
18
19
20
21
22
24
25
26
27
29
30
名字
LOCK
C2o
C4o
C19o
植绒
IC
C8o
C16o
C6o
HOLD
过度
PCCI
描述
数据表
锁定指示灯（ CMOS输出） 。
这个输出变为高电平时，PLL被锁定频率到
输入的参考。
时钟为2.048MHz （ CMOS输出） 。
该输出用于ST- BUS工作在2.048Mb / s的。
时钟4.096MHz （ CMOS输出） 。
该输出为2.048Mb / s的使用ST- BUS操作
和4.096Mb / s的。
时钟19.44MHz （ CMOS输出） 。
这个输出被用在OC3 / STS3应用程序。
快速锁定模式（输入） 。
设置为高，使PLL迅速锁定至输入参考
（小于500毫秒的锁定时间）。
内部连接。
配合低的正常运行。
时钟8.192MHz的（ CMOS输出） 。
该输出用于ST- BUS工作在8.192Mb / s的。
时钟16.384MHz的（ CMOS输出） 。
此输出用于ST-总线操作与
16.384MHz的时钟。
时钟6.312兆赫（ CMOS输出） 。
此输出用于DS2的应用程序。
缓缴（ CMOS输出） 。
这个输出变为逻辑高时锁相环进入
保持模式。
相位连续性控制输入（输入） 。
在这个引脚上的信号会影响状态变化
主要保持模式和小学正常模式，主要保持模式之间
二级普通模式。详情请参见状态机控制部分。在此所述的逻辑电平
输入由F8o的上升沿门中。
无连接。
悬空
内部连接。
连接到GND 。
模式/控制选择2 （输入） 。
此输入确定的状态（正常，缓缴或
FREERUN操作） 。请参阅表3的详细信息。在此输入的逻辑电平由门控
F8o的上升沿
模式/控制选择1 （输入） 。
见MS2引脚说明。在此输入的逻辑电平被选通
在由F8o的上升沿。该引脚内部下拉至GND。
参考源选择（输入） 。
逻辑低电平选择的PRI （主）引用来源
输入参考信号和逻辑高电平选择美国证券交易委员会（二级）的输入。的逻辑电平
在此输入由F8o的上升沿门中。见表2。该引脚在内部上拉
下降到GND 。
内部连接。
连接到GND 。
频率选择2 （输入） 。
该输入，与FS1结合，选择其中四
可能的频率（ 8kHz的， 1.544MHz ， 2.048MHz的或19.44MHz ）可被输入到优先级和
美国证券交易委员会的投入。见表1 。
频率选择1 （输入） 。
见引脚说明FS2 。
内部连接。
连接到GND 。
内部连接。
悬空。
测试串行数据输出（ CMOS输出） 。
JTAG串行数据从该引脚上的产出下降
TCK的边缘。该引脚为高阻态时， JTAG扫描未启用。
32
33,34
36
NC
IC
MS2
37
38
MS1
RSEL
39
40
IC
FS2
41
42
43
44
FS1
IC
IC
TDO
4
卓联半导体公司
ZL30409
引脚说明（续）
针＃
45
46
47
48
名字
TDI
TRST
TCK
TMS
描述
数据表
测试串行数据（输入） 。
JTAG串行测试指令和数据都在这个引脚移入。
该引脚在内部上拉至V
DD
.
测试复位（输入） 。
通过异步方式把它的初始化JTAG TAP控制器
测试逻辑复位状态。如果不使用，该引脚保持低电平。
测试时钟（输入） ：
提供时钟的JTAG测试逻辑。该引脚在内部上拉至
V
DD
.
测试模式选择（输入） 。
用于控制TAP的状态转换JTAG信号
控制器。该引脚在内部上拉至V
DD
.
功能说明
该ZL30409是一个系统同步，提供定时（时钟）和同步（帧）的信号进行接口
电路的T1和E1主速率的数字传输链路。图1是一功能方块图，它是
在下面的章节中描述。
参考选择MUX电路
该ZL30409接受两个同步参考输入信号，并经营自己的下降沿。无论是
主参考（PRI）信号或二次基准（SEC）的信号可以被选择作为输入到TIE
校正电路。所述选择是基于所述控制模式和参考选择的设备的。见表1
和表4 。
频率选择电路MUX
该ZL30409工作于四种可能的输入参考频率（ 8kHz的， 1.544MHz ， 2.048MHz的或
19.44MHz ） 。频率选择输入（ FS1和FS2 ）确定的四个频率可以在使用
基准输入（ PRI和SEC） 。两个输入端必须具有施加给它们的频率相同。复位（ RST ）
必须在每次频率选择输入更改后进行。见表1 。
FS2
0
0
1
1
FS1
0
1
0
输入频率
19.44MHz
8kHz
1.544MHz
1
2.048MHz
表1 - 输入频率选择
时间间隔误差（ TIE ）校正电路
领带校正电路，使能时，可以防止在输入参考信号的相位阶跃变化（ PRI或
SEC）的距离引起的相位变化在图1中的DPLL的块的输入。
在参考输入重排，如从主基准（优先级）的开关过程中的次级
参考（SEC） ，会发生在相位阶跃变化的输入信号。在DPLL的输入端A相一步
将导致在该输出信号不能接受的相位变化。
5
卓联半导体公司
ZL30409
T1 / E1系统同步
与地层3缓缴
数据表
特点
支持符合Telcordia GR- 1244 -CORE阶层4
对于DS1接口时序
支持ETSI ETS 300 011 ， TBR 4 ， TBR 12
对于E1接口TBR 13计时
可选的19.44兆赫，为2.048MHz ， 1.544MHz或
为8kHz输入参考信号
提供C1.5 ， C2，C4， C6，C8 ，C16，和C19的
（ STS - 3 / OC3时钟的8分频）输出时钟
信号的
提供了5种风格的8千赫帧脉冲
0.05 PPM缓缴频率精度
缓缴指示
衰减从1.9Hz漫步
快速锁定模式
提供时间间隔误差（ TIE ）校正
接受基准输入来自两个独立的
来源
JTAG边界扫描
订购信息
ZL30409/DDA
ZL30409/DDB
48引脚SSOP
48引脚SSOP （卷带式）
2003年11月
-40 ° C至+ 85°C
应用
同步和定时控制multitrunk
T1，E1和STS -3 / OC3系统
ST-总线时钟和帧脉冲源
描述
该ZL30409 T1 / E1系统同步器包含一个
数字锁相环（DPLL ），它提供定时
和multitrunk T1和E1同步信号
主速率传输链路。
该ZL30409产生ST- BUS时钟和帧
信号的相位锁定到任何一个19.44 MHz的，
为2.048MHz ， 1.544MHz或为8kHz输入参考。
OSCI
OSCO
TCLR
LOCK
V
DD
GND
主时钟
TCK
TDI
TMS
TRST
TDO
PRI
美国证券交易委员会
IEEE
1149.1a
TIE
校正
电路
选
参考
参考
SELECT
MUX
参考
SELECT
TIE
校正
启用
虚拟
参考
DPLL
产量
接口
电路
状态
SELECT
输入
减值
MONITOR
状态
SELECT
C19o
C1.5o
C2o
C4o
C6o
C8o
C16o
F0o
F8o
F16o
RSP
TSP
RSEL
控制状态机
反馈
频率
SELECT
MUX
MS1 MS2
RST
缓缴PCCI植绒
FS1
FS2
图1 - 功能框图
卓联半导体公司美国专利号5602884 ，英国专利号0772912 ，
法国Brevete S.G.D.G. 0772912 ;德国DBP号69502724.7-08
1
卓联半导体公司
卓联， ZL和卓联半导体公司标识是卓联半导体公司的商标。
版权所有2003年，卓联半导体公司保留所有权利。
ZL30409
数据表
该ZL30409符合Telcordia的GR- 1244 -CORE阶层4和ETSI ETS 300 011 2048 kbit / s的接口。
这将满足抖动/漂移容限，抖动/漂移转移，固有抖动/漂移，频率精度，捕捉
范围内，缓缴频率和MTIE要求这些规范。
GND
RST
TCLR
IC
美国证券交易委员会
PRI
V
DD
OSCO
OSCI
GND
F16o
F0o
RSP
TSP
F8o
C1.5o
V
DD
LOCK
C2o
C4o
C19o
植绒
GND
IC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
SSOP
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
TMS
TCK
TRST
TDI
TDO
IC
IC
FS1
FS2
IC
RSEL
MS1
MS2
V
DD
IC
IC
NC
GND
PCCI
缓缴
V
DD
C6o
C16o
C8o
图2 - 引脚连接
2
卓联半导体公司
ZL30409
引脚说明
针＃
1,10,
23,31
2
名字
GND
RST
地面上。
0伏。
描述
数据表
复位（输入） 。
逻辑低电平此输入复位ZL30409 。为确保正确的操作，
设备必须经过参考信号频率的变化和电复位。 RST引脚
应保持低电平最少为300ns的。而RST引脚为低电平时，所有的帧脉冲除外
RSP和TSP和除外的C 60 ， C16o和C19o所有的时钟输出为逻辑高电平。可吸入悬浮粒子，
TSP ，的C 60 ， C16o处于逻辑低电平复位过程中。复位过程中， C19o是自由运行。以下
复位，输入参考源和输出时钟和帧脉冲的相位对齐
在图13中所示。
TIE电路复位（输入） 。
逻辑低电平此输入复位时间间隔误差（ TIE ）
导致与输出相输入相的重新组合中所示的校正电路
图13. TCLR引脚应保持低电平最少为300ns的。该引脚在内部
下拉至GND。
内部连接。
悬空。
二级参考（输入） 。
这是两个（ PRI & SEC）输入参考源之一
（下降沿）用于同步。之一的四种可能的频率（ 8kHz的， 1.544MHz ，
为2.048MHz或19.44MHz ）也可以使用。输入参考的选择是基于所述
MS1 ， MS2 ， RSEL和PCCI控制inputs.This引脚在内部上拉至V
DD
.
主参考（输入） 。
见SEC引脚说明。该引脚在内部上拉至V
DD
.
正电源电压。
+3.3V
DC
标称。
振荡器主时钟（ CMOS输出） 。
对于晶操作， 20MHz的晶体
从这个引脚OSCI连接，见图9。不适合驾驶其他设备。时钟
振荡器工作，该引脚悬空，见图8 。
振荡器主时钟（ CMOS输入） 。
对于晶操作， 20MHz的晶体
从这个引脚OSCO连接，见图9。时钟振荡器工作，该引脚为
连接到时钟源，参见图8 。
帧脉冲ST -BUS 8.192 Mb / s的（ CMOS输出） 。
这是一个8kHz的61ns低电平有效帧
脉冲，这标志着一个ST-总线帧的开始。这通常用于ST-总线
操作在8.192兆位/秒。参见图14 。
帧脉冲ST- BUS 2.048Mb / S（ CMOS输出） 。
这是一个8kHz的244ns低电平有效帧
脉冲，这标志着一个ST-总线帧的开始。这通常用于ST-总线
操作在2.048Mb / s和4.096Mb / s的。参见图14 。
接收同步脉冲（ CMOS输出） 。
这是一8kHz的488ns活性高成帧脉冲，
这标志着一个ST-总线帧的开始。这通常用于连接到
西门子慕尼黑-32设备。参见图15 。
发射同步脉冲（ CMOS输出） 。
这是一8kHz的488ns活性高成帧脉冲，
这标志着一个ST-总线帧的开始。这通常用于连接到
西门子慕尼黑-32设备。参见图15 。
帧脉冲（ CMOS输出） 。
这是一个8kHz的122ns高电平有效帧脉冲，这标志着
一帧的开始。参见图14 。
时钟1.544MHz （ CMOS输出） 。
此输出用于在T1中的应用程序。
3
TCLR
4
5
IC
美国证券交易委员会
6
7,17
28,35
8
PRI
V
DD
OSCO
9
OSCI
11
F16o
12
F0o
13
RSP
14
TSP
15
16
F8o
C1.5o
3
卓联半导体公司
ZL30409
引脚说明（续）
针＃
18
19
20
21
22
24
25
26
27
29
30
名字
LOCK
C2o
C4o
C19o
植绒
IC
C8o
C16o
C6o
HOLD
过度
PCCI
描述
数据表
锁定指示灯（ CMOS输出） 。
这个输出变为高电平时，PLL被锁定频率到
输入的参考。
时钟为2.048MHz （ CMOS输出） 。
该输出用于ST- BUS工作在2.048Mb / s的。
时钟4.096MHz （ CMOS输出） 。
该输出为2.048Mb / s的使用ST- BUS操作
和4.096Mb / s的。
时钟19.44MHz （ CMOS输出） 。
这个输出被用在OC3 / STS3应用程序。
快速锁定模式（输入） 。
设置为高，使PLL迅速锁定至输入参考
（小于500毫秒的锁定时间）。
内部连接。
配合低的正常运行。
时钟8.192MHz的（ CMOS输出） 。
该输出用于ST- BUS工作在8.192Mb / s的。
时钟16.384MHz的（ CMOS输出） 。
此输出用于ST-总线操作与
16.384MHz的时钟。
时钟6.312兆赫（ CMOS输出） 。
此输出用于DS2的应用程序。
缓缴（ CMOS输出） 。
这个输出变为逻辑高时锁相环进入
保持模式。
相位连续性控制输入（输入） 。
在这个引脚上的信号会影响状态变化
主要保持模式和小学正常模式，主要保持模式之间
二级普通模式。详情请参见状态机控制部分。在此所述的逻辑电平
输入由F8o的上升沿门中。
无连接。
悬空
内部连接。
连接到GND 。
模式/控制选择2 （输入） 。
此输入确定的状态（正常，缓缴或
FREERUN操作） 。请参阅表3的详细信息。在此输入的逻辑电平由门控
F8o的上升沿
模式/控制选择1 （输入） 。
见MS2引脚说明。在此输入的逻辑电平被选通
在由F8o的上升沿。该引脚内部下拉至GND。
参考源选择（输入） 。
逻辑低电平选择的PRI （主）引用来源
输入参考信号和逻辑高电平选择美国证券交易委员会（二级）的输入。的逻辑电平
在此输入由F8o的上升沿门中。见表2。该引脚在内部上拉
下降到GND 。
内部连接。
连接到GND 。
频率选择2 （输入） 。
该输入，与FS1结合，选择其中四
可能的频率（ 8kHz的， 1.544MHz ， 2.048MHz的或19.44MHz ）可被输入到优先级和
美国证券交易委员会的投入。见表1 。
频率选择1 （输入） 。
见引脚说明FS2 。
内部连接。
连接到GND 。
内部连接。
悬空。
测试串行数据输出（ CMOS输出） 。
JTAG串行数据从该引脚上的产出下降
TCK的边缘。该引脚为高阻态时， JTAG扫描未启用。
32
33,34
36
NC
IC
MS2
37
38
MS1
RSEL
39
40
IC
FS2
41
42
43
44
FS1
IC
IC
TDO
4
卓联半导体公司
ZL30409
引脚说明（续）
针＃
45
46
47
48
名字
TDI
TRST
TCK
TMS
描述
数据表
测试串行数据（输入） 。
JTAG串行测试指令和数据都在这个引脚移入。
该引脚在内部上拉至V
DD
.
测试复位（输入） 。
通过异步方式把它的初始化JTAG TAP控制器
测试逻辑复位状态。如果不使用，该引脚保持低电平。
测试时钟（输入） ：
提供时钟的JTAG测试逻辑。该引脚在内部上拉至
V
DD
.
测试模式选择（输入） 。
用于控制TAP的状态转换JTAG信号
控制器。该引脚在内部上拉至V
DD
.
功能说明
该ZL30409是一个系统同步，提供定时（时钟）和同步（帧）的信号进行接口
电路的T1和E1主速率的数字传输链路。图1是一功能方块图，它是
在下面的章节中描述。
参考选择MUX电路
该ZL30409接受两个同步参考输入信号，并经营自己的下降沿。无论是
主参考（PRI）信号或二次基准（SEC）的信号可以被选择作为输入到TIE
校正电路。所述选择是基于所述控制模式和参考选择的设备的。见表1
和表4 。
频率选择电路MUX
该ZL30409工作于四种可能的输入参考频率（ 8kHz的， 1.544MHz ， 2.048MHz的或
19.44MHz ） 。频率选择输入（ FS1和FS2 ）确定的四个频率可以在使用
基准输入（ PRI和SEC） 。两个输入端必须具有施加给它们的频率相同。复位（ RST ）
必须在每次频率选择输入更改后进行。见表1 。
FS2
0
0
1
1
FS1
0
1
0
输入频率
19.44MHz
8kHz
1.544MHz
1
2.048MHz
表1 - 输入频率选择
时间间隔误差（ TIE ）校正电路
领带校正电路，使能时，可以防止在输入参考信号的相位阶跃变化（ PRI或
SEC）的距离引起的相位变化在图1中的DPLL的块的输入。
在参考输入重排，如从主基准（优先级）的开关过程中的次级
参考（SEC） ，会发生在相位阶跃变化的输入信号。在DPLL的输入端A相一步
将导致在该输出信号不能接受的相位变化。
5
卓联半导体公司
ZL30409
T1 / E1系统同步
与地层3缓缴
数据表
特点
支持符合Telcordia GR- 1244 -CORE阶层4
对于DS1接口时序
支持ETSI ETS 300 011 ， TBR 4 ， TBR 12
对于E1接口TBR 13计时
可选的19.44兆赫， 2.048兆赫， 1.544 MHz或
8 kHz输入参考信号
提供C1.5 ， C2，C4， C6，C8 ，C16，和C19的
（ STS - 3 / OC3时钟的8分频）输出时钟
信号的
提供了5种风格的8千赫帧脉冲
0.05 PPM缓缴频率精度
缓缴指示
衰减1.9赫兹漫步
快速锁定模式
提供时间间隔误差（ TIE ）校正
接受基准输入来自两个独立的
来源
JTAG边界扫描
订购信息
ZL30409/DDE
ZL30409/DDF
ZL30409DDE1
ZL30409DDF1
48
48
48
48
管
磁带&卷轴
管，烘烤& Drypack
磁带&卷轴，
烘烤& Drypack
*无铅雾锡
-40 ° C至+ 85°C
针
针
针
针
SSOP
SSOP
SSOP *
SSOP *
2006年4月
应用
同步和定时控制multitrunk
T1，E1和STS -3 / OC3系统
ST-总线时钟和帧脉冲源
描述
该ZL30409 T1 / E1系统同步器包含一个
数字锁相环（DPLL ），它提供定时
和multitrunk T1和E1同步信号
主速率传输链路。
该ZL30409产生ST- BUS时钟和帧
信号的相位锁定到任何一个19.44 MHz的，
2.048兆赫， 1.544兆赫，或8 kHz的输入参考。
OSCI
OSCO
TCLR
LOCK
V
DD
GND
主时钟
TCK
TDI
TMS
TRST
TDO
PRI
美国证券交易委员会
IEEE
1149.1a
TIE
校正
电路
选
参考
虚拟
参考
DPLL
产量
接口
电路
参考
SELECT
MUX
参考
SELECT
TIE
校正
启用
状态
SELECT
状态
SELECT
输入
减值
MONITOR
C19o
C1.5o
C2o
C4o
C6o
C8o
C16o
F0o
F8o
F16o
RSP
TSP
RSEL
控制状态机
反馈
频率
SELECT
MUX
MS1 MS2
RST
缓缴PCCI植绒
FS1
FS2
图1 - 功能框图
卓联半导体公司美国专利号5602884 ，英国专利号0772912 ，
法国Brevete S.G.D.G. 0772912 ;德国DBP号69502724.7-08
1
卓联半导体公司
卓联， ZL和卓联半导体公司标识是卓联半导体公司的商标。
版权所有2003-2006 ，卓联半导体公司保留所有权利。
ZL30409
数据表
该ZL30409符合Telcordia的GR- 1244 -CORE阶层4和ETSI ETS 300 011 2048 kbit / s的接口。
这将满足抖动/漂移容限，抖动/漂移转移，固有抖动/漂移，频率精度，捕捉
范围内，缓缴频率和MTIE要求这些规范。
GND
RST
TCLR
IC
美国证券交易委员会
PRI
V
DD
OSCO
OSCI
GND
F16o
F0o
RSP
TSP
F8o
C1.5o
V
DD
LOCK
C2o
C4o
C19o
植绒
GND
IC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
SSOP
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
TMS
TCK
TRST
TDI
TDO
IC
IC
FS1
FS2
IC
RSEL
MS1
MS2
V
DD
IC
IC
NC
GND
PCCI
缓缴
V
DD
C6o
C16o
C8o
图2 - 引脚连接
变更摘要
从2006年3月期更改为2006年4月发行。页，部分，图形和表格中的数字是指该电流
问题。
页面
1
项
变化
更新订购信息
从2005年9月发行的更改2006年3月发行。页，部分，图形和表格中的数字是指该
目前的问题。
页面
1
项
变化
更新订购信息
2
卓联半导体公司
ZL30409
引脚说明
针＃
1,10,
23,31
2
名字
GND
RST
地面上。
0伏。
描述
数据表
复位（输入） 。
逻辑低电平此输入复位ZL30409 。为确保正确的操作，
设备必须经过参考信号频率的变化和电复位。 RST引脚
应保持低了至少300纳秒。而RST引脚为低电平时，所有的帧脉冲除外
RSP和TSP和除外的C 60 ， C16o和C19o所有的时钟输出为逻辑高电平。可吸入悬浮粒子，
TSP ，的C 60 ， C16o处于逻辑低电平复位过程中。复位过程中， C19o是自由运行。以下
复位，输入参考源和输出时钟和帧脉冲的相位对齐
在图13中所示。
TIE电路复位（输入） 。
逻辑低电平此输入复位时间间隔误差（ TIE ）
导致与输出相输入相的重新组合中所示的校正电路
图13. TCLR引脚应保持低了至少300纳秒。该引脚在内部
下拉至GND。
内部连接。
悬空。
二级参考（输入） 。
这是两个（ PRI & SEC）输入参考源之一
（下降沿）用于同步。之一的四种可能的频率（ 8千赫， 1.544兆赫，
2.048兆赫或19.44兆赫）可被使用。输入参考的选择是基于
在MS1 ， MS2 ， RSEL和PCCI控制inputs.This引脚在内部上拉至V
DD
.
主参考（输入） 。
见SEC引脚说明。该引脚在内部上拉至V
DD
.
正电源电压。
+3.3V
DC
标称。
振荡器主时钟（ CMOS输出） 。
对于晶操作， 20 MHz晶振
从这个引脚OSCI连接，见图9。不适合驾驶其他设备。时钟
振荡器工作，该引脚悬空，见图8 。
振荡器主时钟（ CMOS输入） 。
对于晶操作， 20 MHz晶振
从这个引脚OSCO连接，见图9。时钟振荡器工作，该引脚为
连接到时钟源，参见图8 。
帧脉冲ST -BUS 8.192 Mb / s的（ CMOS输出） 。
这是一个8 kHz的61ns低电平有效帧
脉冲，这标志着一个ST-总线帧的开始。这通常用于ST-总线
操作在8.192兆位/秒。参见图14 。
帧脉冲ST -BUS 2.048 Mb / s的（ CMOS输出） 。
这是一个8 kHz的244 ns的低电平有效
成帧脉冲，这标志着一个ST-总线帧的开始。这通常用于ST-
在2.048 Mb / s的和4.096 Mb / s的总线操作。参见图14 。
接收同步脉冲（ CMOS输出） 。
这是一个8 kHz的488 ns的高电平有效帧脉冲，
这标志着一个ST-总线帧的开始。这通常用于连接到
西门子慕尼黑-32设备。参见图15 。
发射同步脉冲（ CMOS输出） 。
这是一个8 kHz的488 ns的高电平有效帧脉冲，
这标志着一个ST-总线帧的开始。这通常用于连接到
西门子慕尼黑-32设备。参见图15 。
帧脉冲（ CMOS输出） 。
这是一个8千赫122纳秒活性高成帧脉冲，这
标志着一个帧的开始。参见图14 。
时钟1.544兆赫（ CMOS输出） 。
此输出用于在T1中的应用程序。
3
TCLR
4
5
IC
美国证券交易委员会
6
7,17
28,35
8
PRI
V
DD
OSCO
9
OSCI
11
F16o
12
F0o
13
RSP
14
TSP
15
16
F8o
C1.5o
3
卓联半导体公司
ZL30409
引脚说明（续）
针＃
18
19
20
21
22
24
25
26
27
29
30
名字
LOCK
C2o
C4o
C19o
植绒
IC
C8o
C16o
C6o
HOLD
过度
PCCI
描述
数据表
锁定指示灯（ CMOS输出） 。
这个输出变为高电平时，PLL被锁定频率到
输入的参考。
时钟2.048兆赫（ CMOS输出） 。
该输出用于ST- BUS工作在2.048 Mb / s的。
时钟4.096兆赫（ CMOS输出） 。
该输出为2.048 Mb / s的使用ST- BUS操作
和4.096 Mb / s的。
时钟19.44兆赫（ CMOS输出） 。
这个输出被用在OC3 / STS3应用程序。
快速锁定模式（输入） 。
设置为高，使PLL迅速锁定至输入参考
（小于500毫秒的锁定时间）。
内部连接。
配合低的正常运行。
时钟8.192兆赫（ CMOS输出） 。
该输出用于ST- BUS工作在8.192 Mb / s的。
时钟16.384兆赫（ CMOS输出） 。
此输出用于ST-总线操作与
16.384 MHz的时钟。
时钟6.312兆赫（ CMOS输出） 。
此输出用于DS2的应用程序。
缓缴（ CMOS输出） 。
这个输出变为逻辑高时锁相环进入
保持模式。
相位连续性控制输入（输入） 。
在这个引脚上的信号会影响状态变化
主要保持模式和小学正常模式，主要保持模式之间
二级普通模式。详情请参见状态机控制部分。在此所述的逻辑电平
输入由F8o的上升沿门中。
无连接。
悬空
内部连接。
连接到GND 。
模式/控制选择2 （输入） 。
此输入确定的状态（正常，缓缴或
FREERUN操作） 。请参阅表3的详细信息。在此输入的逻辑电平由门控
F8o的上升沿
模式/控制选择1 （输入） 。
见MS2引脚说明。在此输入的逻辑电平被选通
在由F8o的上升沿。该引脚内部下拉至GND。
参考源选择（输入） 。
逻辑低电平选择的PRI （主）引用来源
输入参考信号和逻辑高电平选择美国证券交易委员会（二级）的输入。的逻辑电平
在此输入由F8o的上升沿门中。见表2。该引脚在内部上拉
下降到GND 。
内部连接。
连接到GND 。
频率选择2 （输入） 。
该输入，与FS1结合，选择其中四
可能的频率（8千赫， 1.544兆赫， 2.048兆赫或19.44兆赫）可被输入到优先级
和美国证券交易委员会的投入。见表1 。
频率选择1 （输入） 。
见引脚说明FS2 。
内部连接。
连接到GND 。
内部连接。
悬空。
测试串行数据输出（ CMOS输出） 。
JTAG串行数据从该引脚上的产出下降
TCK的边缘。该引脚为高阻态时， JTAG扫描未启用。
32
33,34
36
NC
IC
MS2
37
38
MS1
RSEL
39
40
IC
FS2
41
42
43
44
FS1
IC
IC
TDO
4
卓联半导体公司
ZL30409
引脚说明（续）
针＃
45
46
47
48
名字
TDI
TRST
TCK
TMS
描述
数据表
测试串行数据（输入） 。
JTAG串行测试指令和数据都在这个引脚移入。
该引脚在内部上拉至V
DD
.
测试复位（输入） 。
通过异步方式把它的初始化JTAG TAP控制器
测试逻辑复位状态。如果不使用，该引脚保持低电平。
测试时钟（输入） ：
提供时钟的JTAG测试逻辑。该引脚在内部上拉至
V
DD
.
测试模式选择（输入） 。
用于控制TAP的状态转换JTAG信号
控制器。该引脚在内部上拉至V
DD
.
功能说明
该ZL30409是一个系统同步，提供定时（时钟）和同步（帧）的信号进行接口
电路的T1和E1主速率的数字传输链路。图1是一功能方块图，它是
在下面的章节中描述。
参考选择MUX电路
该ZL30409接受两个同步参考输入信号，并经营自己的下降沿。无论是
主参考（PRI）信号或二次基准（SEC）的信号可以被选择作为输入到TIE
校正电路。所述选择是基于所述控制模式和参考选择的设备的。见表1
和表4 。
频率选择电路MUX
该ZL30409工作于四种可能的输入参考频率之一（为8 kHz ， 1.544兆赫， 2.048 MHz或
19.44兆赫） 。频率选择输入（ FS1和FS2 ）确定的四个频率可以在使用
基准输入（ PRI和SEC） 。两个输入端必须具有施加给它们的频率相同。复位（ RST ）
必须在每次频率选择输入更改后进行。见表1 。
FS2
0
0
1
1
FS1
0
1
0
1
输入频率
19.44 MHz的
8千赫
1.544兆赫
2.048兆赫
表1 - 输入频率选择
时间间隔误差（ TIE ）校正电路
领带校正电路，使能时，可以防止在输入参考信号的相位阶跃变化（ PRI或
SEC）的距离引起的相位变化在图1中的DPLL的块的输入。
在参考输入重排，如从主基准（优先级）的开关过程中的次级
参考（SEC） ，会发生在相位阶跃变化的输入信号。在DPLL的输入端A相一步
将导致在该输出信号不能接受的相位变化。
5
卓联半导体公司
QQ：2881677436 复制
