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ZL30131

OC-192 / STM-64的SONET / SDH /万兆

网络接口同步

短表数据表

特点

同步标准电信或以太网

背板时钟，并提供抖动滤波输出

时钟用于SONET / SDH，PDH和以太网网络

接口卡

支持ITU-T G.8262的要求

同步以太网设备从时钟

（ EEC选项1和2 ）

两个独立的DPLL提供定时的

发送通道（背板线速）和

接收路径（恢复线路速率背板）

同步到电信的参考时钟（ 2 kHz时，

N * 8 kHz到77.76兆赫， 155.52 MHz）或至

以太网参考时钟（ 25兆赫， 50兆赫，

62.5兆赫， 125兆赫）

14赫兹， 28赫兹， 890赫兹可选择的环路带宽，

或0.1赫兹

支持自动无中断参考切换和

参考输入时的损失短期内缓缴

生成标准的SONET / SDH时钟速率（例如，

19.44兆赫， 38.88兆赫， 77.76兆赫， 155.52兆赫，

622.08 MHz）或以太网时钟速率（例如25兆赫，

50兆赫， 125兆赫， 156.25兆赫， 312.5兆赫）为

同步以太网物理层

可编程输出频率合成器（ P0 ， P1 ）

产生任何的电信时钟频率

REF_OUT

OSCI

ref0

ref1

ref2

ref3

ref4

ref5

ref6

ref7

sync0

sync1

sync2

REF周一

ref0

p1_clk0

p1_clk1

DPLL

/N1

/N2

OSCO

diff0_p/n

DPLL

输入

端口

APLL

diff1_p/n

apll_clk0

apll_clk1

p0_clk0

p0_clk1

p0_fp0

p0_fp1

2008年2月

订购信息

ZL30131GGG

100针CABGA

托盘

ZL30131GGG2 100引脚CABGA *

托盘

*无铅锡/银/铜

-40

C至+ 85

多为8千赫至100兆赫（例如， T1 / E1，

DS3/E3)

产生几种风格的输出帧脉冲

具有可选的脉冲宽度，极性和频率

可配置的输入到输出的延迟，并输出到

输出相位对齐

可配置的，通过串行接口（SPI或我

的DPLL可以被配置为提供同步

或异步时钟输出

应用

ITU -T G.8262线卡支持哪些个1GbE和

万兆以太网接口

SONET线路卡高达OC- 192

SDH线路卡高达STM- 64

ref7

保持模式

LOCK

C / SPI

JTAG

图1 - 功能框图

卓联半导体公司

卓联， ZL和卓联半导体公司标识是卓联半导体公司的商标。

ZL30131

引脚说明

针＃

名字

I / O

TYPE

描述

短表数据表

输入参考

ref0

ref1

ref2

ref3

ref4

ref5

ref6

ref7

sync0

sync1

sync2

输入参考7 ： 0 （ LVCMOS ，施密特触发器）。

这些输入引用

地提供给数字锁相环的Tx和接收数字锁相环，用于同步输出时钟。

所有八个输入变量可以锁定到8kHz的任意倍数高达77.76 MHz的

包括25 MHz和50 MHz的。输入REF0和REF1有额外的配置

预分频器允许62.5兆赫， 125兆赫和155.52 MHz的输入频率。

这些引脚内部上拉至V

帧同步脉冲参考文献2 ： 0 （ LVCMOS ，施密特触发器）。

这些都是与输入相关的可选帧同步脉冲输入

参考文献0,1和2。这些输入可接收帧脉冲在时钟格式（50％

占空比）或具有5 ns的最小脉冲宽度的基本帧脉冲格式。

这些引脚内部上拉至V

dd.

差分输出时钟0 （ LVPECL ）

当在SONET / SDH模式下，该输出

可以被配置为提供的可用的SONET / SDH时钟任一项

（ 6.48兆赫， 19.44兆赫， 38.88兆赫， 51.84兆赫， 77.76兆赫， 155.52兆赫，

311.04兆赫， 622.08兆赫）。在以太网模式下，该输出可

配置成提供任何的以太网钟表（ 25兆赫， 50兆赫， 62.5兆赫，

125兆赫， 156.25兆赫， 312.5兆赫）。请参阅“输出时钟和帧脉冲”

第22页详细节的时钟频率设置。

差分时钟输出1 （ LVPECL ）

当在SONET / SDH模式下，该输出

可以被配置为提供的可用的SONET / SDH时钟任一项

（ 6.48兆赫， 19.44兆赫， 38.88兆赫， 51.84兆赫， 77.76兆赫， 155.52兆赫，

311.04兆赫， 622.08兆赫）。在以太网模式下，该输出可

配置成提供任何的以太网钟表（ 25兆赫， 50兆赫， 62.5兆赫，

125兆赫， 156.25兆赫， 312.5兆赫）。请参阅“输出时钟和帧脉冲”

第22页详细节的时钟频率设置。

APLL输出时钟0 （ LVCMOS ）。

这个输出可以被配置为提供任何

在SONET / SDH的时钟中的一个输出到77.76兆赫，或任何以太网的

时钟频率高达125 MHz 。默认频率为这个输出是77.76兆赫。

APLL输出时钟1 （ LVCMOS ）。

这个输出可以被配置为提供任何

在SONET / SDH的时钟中的一个输出到77.76兆赫，或任何以太网的

时钟频率高达125 MHz 。默认频率为这个输出是19.44兆赫。

可编程合成器0 - 输出时钟0 （ LVCMOS ）。

此输出可

配置成提供任何频率为8千赫起来在多至100兆赫

除了2千赫。默认频率为这个输出是2.048兆赫。

可编程合成器0 - 输出时钟1 （ LVCMOS ）。

这是一个

可编程时钟输出可配置成多的p0_clk0或分裂

频率的2千赫至100兆赫的范围内。默认频率为这个

输出为8.192兆赫。

可编程合成器0 - 输出帧脉冲0 （ LVCMOS ）。

此输出

可以被配置为提供虚拟输出帧脉冲的任何样式相关联

与P0时钟。默认频率为这个帧脉冲输出为8千赫。

输出时钟和帧脉冲

B10

diff0_p

diff0_n

A10

diff1_p

diff1_n

D10

apll_clk0

G10

apll_clk1

p0_clk0

p0_clk1

p0_fp0

卓联半导体公司

ZL30131

针＃

名字

p0_fp1

I / O

TYPE

描述

短表数据表

可编程合成器0 - 输出帧脉冲1 （ LVCMOS ）。

此输出

可以被配置为提供虚拟输出帧脉冲的任何样式相关联

与P0时钟。默认频率为这个帧脉冲输出为8千赫

可编程合成1 - 输出时钟0 （ LVCMOS ）。

此输出可

配置成提供任何频率为8千赫起来在多至100兆赫

除了2千赫。默认频率为这个输出是1.544兆赫（ DS1 ）。

可编程Synthesizer1 - 输出时钟1 （ LVCMOS ）。

这是一个

可编程时钟输出可配置成多的p1_clk0或分裂

频率的2千赫至100兆赫的范围内。默认频率为这个

输出为3.088兆赫（ 2个DS1 ）。

RX DPLL选定的输出参考（ LVCMOS ）。

这是其中的缓冲副本

输出的基准选择的接收DPLL的。输入之间切换

在此输出的参考时钟是不无中断。

J10

p1_clk0

K10

p1_clk1

REF_OUT

控制

RST_B

复位（ LVCMOS ，施密特触发器）。

逻辑低电平此输入复位设备。对

确保正确操作，该设备必须在上电后复位。要复位

被断言为至少300毫微秒。

TX DPLL无中断切换使能（ LVCMOS ，施密特触发器）。

逻辑高电平

在此输入允许无中断参考切换。逻辑低电平禁止无中断

基准切换和重新对齐的Tx DPLL输出相的相

选择的参考输入。这个功能也可以通过软件来控制

寄存器。该引脚在内部上拉至VDD。

TX DPLL模式选择1 ： 0 （ LVCMOS ，施密特触发器）。

在复位期间，各级

这两个引脚上确定运行的DPLL的Tx默认模式

（自动，正常，缓缴或自由运行）。复位后，操作模式

，或通过访问tx_dpll_modesel直接与这些引脚可以控制

通过串行接口寄存器（ 0x1F的）。该引脚在内部上拉至VDD。

差分输出0使能（ LVCMOS ，施密特触发器）。

当设置为高，

差分LVPECL输出0驱动器被启用。当设定为低时，差分

驱动器为三态降低了功耗。该引脚在内部上拉至

VDD 。

差分输出1启用（ LVCMOS ，施密特触发器）。

当设置为高，

差分LVPECL输出1驱动程序启用。当设定为低时，差分

驱动程序是三态的还原能力consumption.This引脚内部上拉至

VDD 。

HS_EN

mode_0

mode_1

diff0_en

diff1_en

状态

LOCK

锁定指示（ LVCMOS ）。

这是锁定指示灯引脚与Tx DPLL 。这

输出变为高电平时，与Tx DPLL的输出是频率和相位锁定到

输入的参考。

缓缴指标（ LVCMOS ）。

该引脚为高电平时的Tx DPLL进入

保持模式。

HOLD

卓联半导体公司

ZL30131

针＃

名字

I / O

TYPE

描述

短表数据表

串行接口

SCK_SCL

I / B

时钟串行接口（ LVCMOS ）。

串行接口的时钟。当i2c_en = 0，

此引脚用作SCK引脚的串行接口。当i2c_en = 1时，此引脚用作

作为SCL引脚（双向）为I

C接口。

串行接口输入（ LVCMOS ）。

串行接口的数据引脚。当i2c_en = 0，

此引脚用作SI引脚串行接口。当i2c_en = 1时，此引脚充当

SDA引脚（双向）为I

C接口。

串行接口输出（ LVCMOS ）。

串行接口数据输出。当i2c_en =

0时，此引脚充当SO引脚串行接口。当i2c_en = 1 ，该引脚为

未使用的，应悬空。

芯片选择的SPI /地址选择0我

C（ LVCMOS ）。

当i2c_en = 0 ，这

引脚作为片选引脚（低电平有效）的串行接口。当i2c_en =

1 ，此引脚充当asel0引脚为I

C接口。

地址选择1 ，因为我

C（ LVCMOS ）。

当i2c_en = 1时，此引脚充当

asel1引脚为I

C接口。内部上拉至VDD。打开的时候不会离开

在使用中。

地址选择2我

C（ LVCMOS ）。

当i2c_en = 1时，此引脚充当

asel2引脚为I

C接口。内部上拉至VDD。打开的时候不会离开

在使用中。

中断引脚（ LVCMOS ）。

显示设备状态的变化提示了

处理器读取允许的中断服务寄存器（ISR）。该引脚为

开漏，低电平有效，需要一个外部上拉至VDD 。

C接口使能（ LVCMOS ）。

如果设置为高，我

C接口被启用，如果设置

低时， SPI接口使能。内部上拉至VDD 。

SI_SDA

I / B

cs_b_asel0

asel1

asel2

INT_B

i2c_en

APLL环路滤波器

apll_filter

filter_ref0

filter_ref1

外部模拟PLL环路滤波器的终端。

模拟PLL外部环路滤波器参考。

JTAG和测试

TDO

测试串行数据输出（输出）。

JTAG串行数据从该引脚的输出

TCK下降的边缘。该引脚为高阻态时， JTAG扫描

未启用。

测试串行数据（输入）。

JTAG串行测试指令和数据被移入

该引脚上。该引脚在内部上拉至VDD。如果不使用该引脚则

应悬空。

测试复位（ LVCMOS ）。

异步初始化通过JTAG TAP控制器

把它在测试逻辑复位状态。该引脚应低脉冲上加电

起来，以确保该设备处于正常功能状态。该引脚在内部

拉高至Vdd 。如果不使用该引脚则应该连接到GND 。

测试时钟（ LVCMOS ）：

提供时钟的JTAG测试逻辑。如果此引脚不

使用那么它应该被拉低到GND 。

TDI

TRST_B

TCK

卓联半导体公司

ZL30131

针＃

名字

TMS

I / O

TYPE

描述

短表数据表

测试模式选择（ LVCMOS ）。

控制的状态转变的JTAG信号

TAP控制器。该引脚在内部上拉至V

。如果不使用该引脚

那么就应该悬空。

主时钟

OSCI

振荡器主时钟输入（ LVCMOS ）。

这个输入接受一个20 MHz的

从时钟振荡器（TCXO ， OCXO）参考。的稳定性和精确度

在此输入的时钟确定的自由运行精度和长期

的输出时钟的保持稳定性。

主振荡器时钟输出（ LVCMOS ）。

该引脚必须悬空

当OSCI引脚被连接到时钟振荡器。

OSCO

杂项

H10

E10

F10

内部连接。

连接到地面。

内部连接。

悬空。

无连接。

悬空。

电源和接地

C10

正电源电压。

+3.3V

标称。

CORE

正电源电压。

+1.8V

标称。

正模拟电源电压。

+3.3V

标称。

CORE

正模拟电源电压。

+1.8V

标称。

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