Z9973
3.3V ， 125MHz的，多输出零延迟缓冲器
产品特点
输出频率高达125MHz
TM
TM
支持PowerPC和奔腾处理器
12时钟输出：频率可配置
可配置的输出禁止
两个参考时钟输入动态切换
振荡器或PECL参考输入
扩频兼容
无干扰的输出时钟转换
3.3V电源
引脚兼容MPC973
工业级温度范围。范围：-40 ° C至+ 85°C
52引脚TQFP封装
频率表*
VCO_SEL
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FB_SEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FB_SEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
表1
框图
PECL_CLK
PECL_CLK ＃
VCO_SEL
PLL_EN
REF_SEL
Q
TCLK0
TCLK1
TCLK_SEL
FB_IN
Q
SYNC
FRZ
0
1
相
探测器
LPF
VCO
0
1
SYNC
FRZ
QA0
QA1
QA2
QA3
FB_SEL0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F
VCO
8x
12x
16x
20x
16x
24x
32x
40x
4x
6x
8x
10x
8x
12x
16x
20x
* X =参考输入频率为200MHz ＆ LT ; F
VCO
＆ LT ;
480MHz.
引脚配置
SELB1
SELB0
SELA1
SELA0
QA3
VDDC
QA2
VSS
QA1
VDDC
QA0
VSS
VCO_SEL
52 51 50 49 48 47 46 45 44 43 42 41 40
QB0
QB1
FB_SEL2
QB2
QB3
MR＃ / OE
POWER- ON
RESET
SELA(0,1)
SELB(0,1)
SELC(0,1)
FB_SEL(0,1)
SCLK
SDATA
INV_CLK
输出禁用
电路
12
2
2
2
2
/4, /6, /8, /10
同步脉冲
数据发生器
Q
/2
0
1
Q
Q
/4, /6, /8, /12
/4, /6, /8, /10
/2, /4, /6, /8
Q
SYNC
FRZ
QC0
QC1
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
QC2
QC3
Fb_out分别
VSS
MR＃ / OE
SCLK
SDATA
FB_SEL2
PLL_EN
REF_SEL
TCLK_SEL
TCLK0
TCLK1
PECL_CLK
PECL_CLK ＃
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
Z9973
39
38
37
36
35
34
33
32
31
30
29
28
27
VSS
QB0
VDDC
QB1
VSS
QB2
VDDC
QB3
FB_IN
VSS
Fb_out分别
VDDC
FB_SEL0
14 15 16 17 18 19 20 21 22 23 24 25 26
FB_SEL1
SYNC
VSS
QC0
VDDC
QC1
SELC0
SELC1
QC2
VDDC
QC3
VSS
INV_CLK
SYNC
赛普拉斯半导体公司
525洛Coches街
加利福尼亚州米尔皮塔斯95035电话： 408-263-6300 ，传真： 408-263-6571
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Z9973
3.3V ， 125MHz的，多输出零延迟缓冲器
引脚说明
针
11
12
9
10
44, 46, 48, 50
32, 34, 36, 38
16, 18, 21, 23
29
名字
PECL_CLK
PECL_CLK ＃
TCLK0
TCLK1
QA（ 3：0 ）
QB （3 ：0）
QC（ 3：0 ）
Fb_out分别
PWR
I / O
I
I
I
I
TYPE
PU
PD
PU
PU
描述
PECL时钟输入。
PECL时钟输入。
外部参考/测试时钟输入。
外部参考/测试时钟输入。
时钟输出。见表2频率选择。
时钟输出。见表2频率选择。
时钟输出。见表2频率选择。
反馈时钟输出。连接到FB_IN正常运行。该
分频比这个输出是由FB_SEL （ 2 0 ）设置。见频
表。在此输出将控制输入旁路电容延迟
参考/输出银行的相位关系。
同步脉冲输出。此输出用于系统
同步。输出脉冲的上升沿与同步
QA的两个上升沿（0： 3）和QC （0： 3）的输出时钟
不论分频比的选择。
频率选择输入。这些输入选择的分频比
QA （0： 3）的输出。见表2
频率选择输入。这些输入选择的分频比
QB （ 0 ： 3 ）输出。见表2
频率选择输入。这些输入选择的分频比
QC （ 0 ： 3 ）输出。见表2
反馈选择输入。这些输入选择的分频比
Fb_out分别输出。见表1
VCO分频器选择输入。当设定为低时， VCO的输出被分割
按2.当设置为高，分频器被旁路。见表1
反馈时钟输入。连接到Fb_out分别用于访问的PLL 。
PLL使能输入。当置为高电平，使能PLL 。而当
低时， PLL被旁路。
参考选择输入。当高， PECL时钟选择。和
当低电平时，TCLK （0,1）是参考时钟。
TCLK选择输入。当低， TCLK0被选择和高时
TCLK1选择。
主复位/输出使能输入。当置为低电平，复位所有的
内部触发器，并禁止所有的输出。当拉
高，释放内部触发器的复位，使所有的
输出。
反转时钟输入。当设置为高， QC （ 2,3 ）输出翻转。
当设定为低时，逆变器被旁路。
串行时钟输入。时钟数据在SDATA到内部寄存器中。
串行数据输入。输入数据被计时到内部寄存器，以
启用/禁用单个输出。这提供了电源的灵活性
管理。
VDDC
VDDC
VDDC
VDDC
O
O
O
O
25
SYNC
VDDC
O
42, 43
40, 41
19, 20
5, 26, 27
52
31
6
7
8
SELA(1,0)
SELB(1,0)
SELC(1,0)
FB_SEL （2 ：0）
VCO_SEL
FB_IN
PLL_EN
REF_SEL
TCLK_SEL
I
I
I
I
I
I
I
I
I
PU
PU
PU
PU
PU
PU
PU
PU
PU
2
MR＃ / OE
I
PU
14
3
4
INV_CLK
SCLK
SDATA
I
I
I
PU
PU
PU
17, 22, 28,
3.3V电源的输出时钟缓冲器。
VDDC
33,37, 45, 49
13
3.3V的电源电压PLL
VDD
1, 15, 24, 30,
共同点
VSS
35, 39, 47, 51
旁路电容（ 0.1μF ）应放置在尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些绕行
电容是不是靠近引脚的高频滤波特性会通过的引线电感被取消
的痕迹。
赛普拉斯半导体公司
525洛Coches街
加利福尼亚州米尔皮塔斯95035电话： 408-263-6300 ，传真： 408-263-6571
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文件编号： 38-07089牧师**
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Z9973
3.3V ， 125MHz的，多输出零延迟缓冲器
最大额定值
输入电压相对于VSS ：
输入电压相对于VDD ：
存储温度：
工作温度：
最大电源：
VSS-0.3V
VDD+0.3V
-65 ° C至+ 150°C
-40 ° C至+ 85°C
5.5V
该器件包含电路，以保护输入
不受损坏，由于高静电压或电
场;然而，应采取预防措施，以避免
应用高于最大值的任何电压的
额定电压至该电路。为了正常工作，输入电压
和Vout的应被约束的范围内
VSS< （VIN或Vout）外部<VDD
未使用的输入必须始终连接到一个适当的
逻辑电压电平（ VSS或VDD） 。
DC参数
特征
输入低电压
输入高电压
峰 - 峰值输入电压
PECL_CLK
共模范围PECL_CLK
输入低电平电流（ @ VIL = VSS ）
输入高电流（ @ VIH = VDD ）
输出低电压
输出高电压
静态电源电流
PLL电源电流
输入引脚电容
符号
VIL
VIH
VPP
VCMR
IIL
IIH
VOL
VOH
IDDC
国际直拨电话
CIN
-
2.4
-
10
15
-
15
20
4
民
VSS
2.0
300
VDD-
2.0
典型值
-
-
-
-
最大
0.8
VDD
1000
VDD-
0.6
-120
120
0.5
单位
V
V
mV
V
A
A
V
V
mA
mA
pF
注3
注3
IOL = 20mA时，注2
IOH = -20mA ，注2
所有VDDC和VDD
只有VDD
注1
条件
VDD = VDDC = 3.3V + 5 ％ ， TA = -40 ° C至+ 85°C
°
°
注1 ：
该VCMR是从差分输入信号的最正侧的差。正常操作
时获得的“高”输入是VCMR范围内与输入在于VPP的规范内。
注2 ：
驱动串联或并联终止50Ω （或50Ω至VDD / 2 ）的传输线。
注3 ：
输入有上拉/下拉电阻，影响输入电流
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第11 3
Z9973
3.3V ， 125MHz的，多输出零延迟缓冲器
AC参数
符号
TR / TF
FREF
FrefDC
FVCO
TLOCK
TR / TF
FOUT
1
参数
TCLK输入上升/下降
参考输入频率
参考输入占空比
PLL VCO锁定范围
最大PLL锁定时间
3
输出时钟的上升/下降时间
最大输出频率
民
注2
25
200
0.15
-
典型值
FoutDC
tpZL ，
tpZH
tPLZ ，
tPHZ
TCCJ
输出占空比
3
ns
输出使能时间
（所有输出）
3
2
8
ns
输出禁止时间
（所有输出）
3
+/- 100
ps
循环周期抖动
（峰到峰）
3,4
TSKEW
任何输出到任何输出偏斜
350
ps
4,5
tPD的
传播延迟
PECL_CLK
-225
-25
175
ps
TCLK0
-70
130
330
TCLK1
-130
70
270
VDD = VDDC = 3.3V +/- 5 ％ ， TA = -40 ° C至+ 85°C
°
°
注1 ：
参数通过设计和特性保证。不是100 ％生产测试。
注2 ：
最大和最小输入基准由VCO锁定范围的限制。
注3 ：
输出满载30pF的每一个。
注4 ：
50Ω传输线端接至VDDC / 2 。
注5 ：
TPD指定为50MHz的输入参考。 TPD不包括抖动。
3
TCYCLE/2
– 750
2
最大
3.0
注2
75
480
10
1.2
125
120
80
60
TCYCLE/2
+ 750
10
单位
ns
兆赫
%
兆赫
ms
ns
兆赫
条件
0.8V至2.0V
Q (÷2)
Q (÷4)
Q (÷6)
Q (÷8)
ps
QFB = （ ÷ 8 ）
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第11 4
Z9973
3.3V ， 125MHz的，多输出零延迟缓冲器
描述
在Z9973具有集成PLL ，提供低偏移和低抖动时钟输出的高性能
微处理器。四路输出，以及一个独立的PLL反馈输出， Fb_out分别三个独立的银行，
提供出色的灵活性，可输出配置。 PLL被确保给定的VCO的稳定运行
被配置成在200兆赫到480兆赫运行。这允许一个宽范围的输出频率上升to125MHz 。
相位检测器输入的参考时钟相比较，以外部反馈输入。对于正常操作，该
外部反馈输入， FB_IN ，被连接到所述反馈输出， Fb_out分别。内部VCO以倍数运行
输入的参考时钟通过FB_SEL设定（0 ：2）和VCO_SEL选择输入，参考频率表。该VCO
频率然后除以下来，以提供所需的输出频率。这些分压器拉美经济体系成立（ 0,1 ） ，
SELB （0,1）， SELC （0,1）中选择的输入，参见下文表2 。为的情况是在VCO需要在比较低的运行
频率，因此可能不能稳定，通过2.这将保持断言VCO_SEL低分割VCO频率
所需要的输出的关系，但将提供增强的PLL锁定范围。
在Z9973还能够提供反向输出时钟。当INV_CLK被置为高电平， QC2和QC3输出
时钟反相。这些时钟可以被用作反馈输出到Z9973或第二锁相环装置，以产生
早期或晚期时钟的具体设计。这个倒置不影响输出到输出偏斜。
VCO_SEL
0
0
0
0
1
1
1
1
SELA1
0
0
1
1
0
0
1
1
SELA0
0
1
0
1
0
1
0
1
QA
VCO/8
VCO/12
VCO/16
VCO/24
VCO/4
VCO/6
VCO/8
VCO/12
SELB1
0
0
1
1
0
0
1
1
SELB0
0
1
0
1
0
1
0
1
QB
VCO/8
VCO/12
VCO/16
VCO/20
VCO/4
VCO/6
VCO/8
VCO/10
SELC1
0
0
1
1
0
0
1
1
SELC0
0
1
0
1
0
1
0
1
QC
VCO/4
VCO/8
VCO/12
VCO/16
VCO/2
VCO/4
VCO/6
VCO/8
表2
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