Z
ILOG
P L I M I N A R
Z16C32 IUSC
P
RELIMINARY
P
RODUCT
S
PECIFICATION
Z16C32
IUSC
I
NTEGRATED
U
NIVERSAL
S
ERIAL
C
ONTROLLER
特点
s
两个全容量20 MHz的DMA通道，每条通道
32位寻址和16位数据传输。
DMA模式包括单缓冲，流水线，基于阵列
链接和链接，阵列连锁。
环缓冲功能支持的缓冲区循环队列
在存储器中。
链接状态帧传输功能写入状态
对于接收到的帧信息读取控制
为传递信息帧的DMA通道的
数组或链表来显着简化处理
帧状态和控制信息。
DMA总线占用的可编程节流
突发模式与总线占用时间限制。
0至20兆比特/秒，全双工通道，具有两个波特率
率发生器和数字锁相环的
时钟恢复。
32 - byte数据FIFO的接收器和发射器
高达12.5兆字节/秒（ 16位）数据总线带宽
s
s
HDLC / SDLC模式的8位地址进行比较;
扩展地址字段选项; 16位或32位CRC校验码;
可编程的空闲线路状况;可选的序言
传输和循环模式。可选择的数量
旗返回到返回帧之间。
字节为单位的一至八个同步模式
比特/字符;可编程同步和闲置的线路
条件;可选的接收同步脱模;自选
序言传输; 16位或32位CRC校验码;和Transmit
对接收役使（对于X.21 ） 。
外部字符同步模式接收
透明的双同步模式与EBCDIC或ASCII
字符代码;自动CRC处理;
可编程的空闲线路状况;可选的序言
传输;自动识别DLE ， SYN的，
SOH ， ITX ， ETX ， ETB ， EOT ， ENQ和ITB 。
可直接连接到最灵活的总线接口
微处理器;用户可编程的8位或16位
宽。直接支持680X0家庭或8X86系列
总线接口。
接收和发送时隙Assigners用于ISDN ，
T1和E1 （CEPT ）中的应用。
8位通用端口与瞬态检测
低功耗CMOS
68引脚PLCC封装
电子程序员手册支持工具和
软件驱动程序。
s
s
s
s
s
s
s
s
s
s
s
s
多协议运行程序的控制下与
独立模式选择和接收器
发射器。
有一对八位/字符， 1/16到异步模式
两个停止位/字符的1/16位增量; 16倍，
32倍，或64倍过采样;间隔检测和
生成;奇，偶，标记，空格或无奇偶校验，
帧错误检测。支持9位和MIL -STD-
1553B协议。
s
s
s
s
s
概述
该Z16C32 IUSC
（集成的通用串行控制器）
与导通一个多协议数据通信设备
芯片双通道DMA 。一个高速的整合
具有高性能的串行通信信道
DMA促进更高的数据吞吐量比可
实现了与分立的串行/ DMA芯片组合。
PS97USC0200
1
Z
ILOG
P L I M I N A R
Z16C32 IUSC
概述
（续）
有附加的理由使用Z16C32 IUSC
不仅仅是减少芯片数量和电路板空间经济。
在DMA和串行信道互通报价
应用程序的好处。例如，事件，如
一个HDLC帧的结束的接收内部
从串行控制器传送到DMA以便
每一帧可以被写入到一个单独的存储器缓冲区中。
缓冲区链的能力，环形缓冲区的支持，自动
配合的帧状态/控制块，缓冲终止
在帧的末尾结合显著降低
CPU开销（图1） 。
该IUSC是软件配置，以满足各种各样的
串行通信应用。在20兆比特/秒
数据速率和多协议支持，使其非常适用于
在当今不断变化的动态环境中的应用
规范和提高速度。许多编程
序的功能，允许用户调整装置响应
以满足系统的要求，适应未来的要求一
求。该IUSC包含了各种复杂的接口
最终功能，其中包括两个波特率发生器，数字
锁相环，字符计数器，以及32字节FIFO
为接收器和发送器。
片上的DMA通道允许高速数据传输
FERS为接收器和发送器。该IUSC
支持通过自动状态和控制转移
DMA并允许在串行控制器的初始化
DMA控制。每个DMA通道可以做16位传送
在仅仅3 50ns的时钟周期，并且可以产生
地址有32位， 24位或16位内存兼容
范围。 DMA通道工作在任何的四种模式：
单缓冲器，流水线，数组链的，或者链表。该
数组链和链表模式提供分散阅读
并收集，编写以最小的软件功能接口
公约。为了防止DMA持有总线控制
太长，主控权时间可以通过计数不限
绝对数目的时钟周期，总线数
交易数据，或两者。
CPU总线接口被设计为与任何使用
已有的多路或从非多路复用总线
CISC的制造商和RISC处理器，包括
英特尔，摩托罗拉和Zilog公司。总线接口被配置
对于16位的数据，以单独的地址或8位的8位数据
没有独立的地址数据，支持复用或
非复用总线。
该IUSC处理异步格式，同步
面向比特的格式，如HDLC和同步字节级
面向格式（例如， BISYNC和DDCMP ） 。该装置
支持几乎所有串行数据传输的应用。
该IUSC可以产生在任何同步的CRC校验
理性模式。完全访问的CRC值允许
系统软件重新发送或操纵的CRC作为
需要在各种应用中。该IUSC还提供
设施调制解调器控制信号。在应用中
并不需要这些控制时，调制解调器的控制可以是
用于通用I / O 。
中断是通过在菊花链层次结构支持
在串行信道和在串行信道和间
DMA 。对于每种类型的中断的独立的中断向量
串行控制器和DMA内方便快捷
中断源的歧视。该IUSC支持
脉冲，双脉冲和状态中断响应
周期。
支持工具可帮助设计人员有效
编程IUSC 。技术手册描述
详细的所有功能，并给出编程序列
提示。电子程序员手册， DC ＃ 8287-02 ，
是一个MS -DOS ，基于磁盘的初始化编程工具
可以生成自定义的序列。此外， Zilog公司提供
各类应用笔记和开发板
帮助设计者在硬件和软件开发
换货。联系离您最近的Zilog公司代表额外
tional信息。
注意事项：
与之前的前斜线， "分之"所有信号，低电平有效，例如：
B // W（ WORD低有效） ; / B / W （字节为低电平有效，只） 。
电源连接请按照下面的常规说明：
连接
动力
地
电路
V
CC
GND
设备
V
DD
V
SS
2
PS97USC0200
Z
ILOG
P L I M I N A R
B // W
/ WAIT // RDY
版权所有
S //
// C
/ CS
/ RESET
VCC
VCC
VCC
/ AS
/ DS
/ RD
/ WR
R'' W
/ INTACK
/ UAS
Z16C32 IUSC
9
/放弃
/ INT
IEI
IEO
GND
VCC
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
GND
VCC
/ RxREQ
10
1 68
61
60
/ BIN
/ BUSREQ
CLK
/ BOUT
GND
VCC
AD8
AD9
AD10
AD11
AD12
AD13
AD14
AD15
GND
VCC
7港
IUSC
26
27
43
44
图3. Z16C32 68引脚PLCC引脚分配
引脚说明
图2示出的IUSC的逻辑引脚分组
销，以及图3示出了物理引脚分配。
只有一个选通引脚（ / DS ， / RD ， / WR或脉冲INTACK ）
应当始终活跃在同一时间。任何未使用的输入引脚（如果
输入时IUSC是总线主站或从站）必须是
拉至其无效状态。
/ RESET
RESET
（输入，低电平有效） 。低导此行
放置IUSC在一个已知的，不活动的状态，和条件
这使得数据，从断言下一个写操作
在/ CS引脚，进入总线配置寄存器
（ BCR ），而不管寄存器寻址。 /应该重置
可在上电期间，尽快推动低，而且
根据需要重新启动整个系统或当
通信子系统。
CLK
系统时钟
（输入）。这个信号是在定时为参考
ENCE的DMA和总线接口逻辑。 （串行
控制器部分的时钟由所选择的来源
接收和发送时钟）。
AD15-0
地址/数据总线
（输入/三态输出） 。后
复位时，这些线路的控制之间进行数据
微处理器和IUSC ，并且也可以携带多
在IUSC内寄存器的路开关连接地址。这种OP-
关合作，所述主处理器和IUSC之间，常常是
所谓的从机模式。一旦软件设置了
装置，把它投入运行，这些线路还进行
复用地址和IUSC和之间的数据
系统内存;这种操作称为主模式。
AD15-0可以以各种方式根据是否使用
该IUSC检测活动上/复位的AS后，并在
数据写入总线配置寄存器（ BCR ） 。
/ CS
芯片选择
（输入，低电平有效） 。低导此行
表示该控制的微处理器的当前总线
周期指的是在IUSC一个寄存器。该IUSC忽略/ CS
当一个低通/ INTACK表明当前总线
操作是一个中断确认周期。在一个多
路开关连接总线IUSC锁定在上升这个引脚的状态
缘上/ AS ;在非复用总线，其锁定/ CS处
领先的/ DS /下降沿， / RD或/ WR 。
/ TXREQ
/ RXC
RXD
/ DCD
/台湾晶技
TXD
/ CTS
GND
GND
GND
端口0
端口1
端口2
端口3
端口4
5港
端口6
PS97USC0200
5
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C
USTOMER
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ROCUREMENT
S
PECIFICATION
1
Z16C32 SL1660
NLY
IUSC
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NTEGRATED
U
NIVERSAL
S
ERIAL
C
ONTROLLER
概述
该IUSC （集成的通用串行控制器）是一种赎罪
GLE -通道multple协议的数据通信设备
带有片上双通道DMA 。一个高的集成
具有高perfor-高速串行通信信道
曼斯DMA促进更高的数据吞吐量比POS-
sible与分立的串行/ DMA芯片组合。该缓冲的
呃链能力结合类似的特征
字符计数器，帧状态块和缓冲端接
灰在帧的末尾促进尖端缓冲
管理，可以显著降低CPU开销。
该IUSC是软件配置，以满足各种各样的
的串行通信的应用程序。报价为20
兆位/秒时，其快速的数据传输速率和多协议
支持使得它非常适合于当今的动态应用程序
不断变化的规范和不断increas-环境
ING速度。许多可编程特性使
用户调整装置响应于满足系统要求
ments和适应软件，而不是未来的变化
重新设计的硬件。
片上的DMA通道允许高速数据传输
FERS为接收器和发送器。该装置
支持通过DMA和AL-自动状态转移
在DMA控制低点设备初始化。每个DMA
信道可以在少至3 50ns的传输数据字
时钟周期，可以生成地址与兼容
32位， 24位或16位的内存范围。 DMA通道可
工作在任何的四种模式：单缓冲，流水线， AR-
射线链或链接的列表。数组链和linked-
列表模式，减少问题的分割和重新
在信息系统的组装。为了防止在DMA
持有总线控制太久，主控权时间
可以通过计数时钟的绝对数目被限制
周期，总线事务，或两者的数量。
CPU总线接口，是专为与有关的任何使用
常规复用或非复用总线。该装置
包含了各种复杂的内部功能，包括：
荷兰国际集团2波特率发生器，一个数字锁相环，
1
字符计数器和32字节FIFO的两个receiv-
器和发射器。
该IUSC处理异步格式，同步
面向字节的格式（例如， BISYNC ） ，和同步
面向比特的格式，如HDLC 。该器件支持
几乎所有的串行数据传输的应用。
该IUSC可以产生，并且在任何同步的校验CRC
理性模式和编程在检查数据完整性
各种模式。访问的CRC值，使系统
软件重新发送，或根据需要在各种操作它
应用程序。该IUSC也有现代CON-设施
trols 。在应用中不需要这些控件，
调制解调器的控制，可用于一般用途的I / O 。
中断是通过在菊花链层次结构支持
在串行信道和在串行信道和间
DMA 。
支持工具可帮助设计人员有效
编程IUSC 。技术手册描述
所有详细功能介绍本产品规格
并给出了编程过程的提示。该EPM
MAN-
UAL （电子编程手册）是一个MS- DOS ，基于磁盘
基于编程初始化工具，配合使用
随着技术手册。另外，还有一些配套应用程序
阳离子笔记和开发板，帮助设计 -
ER在硬件/软件开发。
注意事项：
与之前的前斜线， "分之"所有信号都
低电平有效。例如，B // W（ WORD低有效） ;
/ B / W （字节为低电平有效，只） 。
电源连接遵循传统的描述
如下：
连接
动力
地
电路
V
CC
GND
设备
V
DD
V
SS
CP97HHS0100
初步
1-1
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ILOG
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PECIFICATION
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NTEGRATED
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NIVERSAL
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ERIAL
C
ONTROLLER
特点
s
两个全容量20 MHz的DMA通道，每条通道
32位寻址和16位数据传输。
DMA模式包括单缓冲，流水线，基于阵列
链接和链接，阵列连锁。
环缓冲功能支持的缓冲区循环队列
在存储器中。
链接状态帧传输功能写入状态
对于接收到的帧信息读取控制
为传递信息帧的DMA通道的
数组或链表来显着简化处理
帧状态和控制信息。
DMA总线占用的可编程节流
突发模式与总线占用时间限制。
0至20兆比特/秒，全双工通道，具有两个波特率
率发生器和数字锁相环的
时钟恢复。
32 - byte数据FIFO的接收器和发射器
高达12.5兆字节/秒（ 16位）数据总线带宽
s
s
HDLC / SDLC模式的8位地址进行比较;
扩展地址字段选项; 16位或32位CRC校验码;
可编程的空闲线路状况;可选的序言
传输和循环模式。可选择的数量
旗返回到返回帧之间。
字节为单位的一至八个同步模式
比特/字符;可编程同步和闲置的线路
条件;可选的接收同步脱模;自选
序言传输; 16位或32位CRC校验码;和Transmit
对接收役使（对于X.21 ） 。
外部字符同步模式接收
透明的双同步模式与EBCDIC或ASCII
字符代码;自动CRC处理;
可编程的空闲线路状况;可选的序言
传输;自动识别DLE ， SYN的，
SOH ， ITX ， ETX ， ETB ， EOT ， ENQ和ITB 。
可直接连接到最灵活的总线接口
微处理器;用户可编程的8位或16位
宽。直接支持680X0家庭或8X86系列
总线接口。
接收和发送时隙Assigners用于ISDN ，
T1和E1 （CEPT ）中的应用。
8位通用端口与瞬态检测
低功耗CMOS
68引脚PLCC封装
电子程序员手册支持工具和
软件驱动程序。
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多协议运行程序的控制下与
独立模式选择和接收器
发射器。
有一对八位/字符， 1/16到异步模式
两个停止位/字符的1/16位增量; 16倍，
32倍，或64倍过采样;间隔检测和
生成;奇，偶，标记，空格或无奇偶校验，
帧错误检测。支持9位和MIL -STD-
1553B协议。
s
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概述
该Z16C32 IUSC
（集成的通用串行控制器）
与导通一个多协议数据通信设备
芯片双通道DMA 。一个高速的整合
具有高性能的串行通信信道
DMA促进更高的数据吞吐量比可
实现了与分立的串行/ DMA芯片组合。
PS97USC0200
1
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ILOG
P L I M I N A R
Z16C32 IUSC
概述
（续）
有附加的理由使用Z16C32 IUSC
不仅仅是减少芯片数量和电路板空间经济。
在DMA和串行信道互通报价
应用程序的好处。例如，事件，如
一个HDLC帧的结束的接收内部
从串行控制器传送到DMA以便
每一帧可以被写入到一个单独的存储器缓冲区中。
缓冲区链的能力，环形缓冲区的支持，自动
配合的帧状态/控制块，缓冲终止
在帧的末尾结合显著降低
CPU开销（图1） 。
该IUSC是软件配置，以满足各种各样的
串行通信应用。在20兆比特/秒
数据速率和多协议支持，使其非常适用于
在当今不断变化的动态环境中的应用
规范和提高速度。许多编程
序的功能，允许用户调整装置响应
以满足系统的要求，适应未来的要求一
求。该IUSC包含了各种复杂的接口
最终功能，其中包括两个波特率发生器，数字
锁相环，字符计数器，以及32字节FIFO
为接收器和发送器。
片上的DMA通道允许高速数据传输
FERS为接收器和发送器。该IUSC
支持通过自动状态和控制转移
DMA并允许在串行控制器的初始化
DMA控制。每个DMA通道可以做16位传送
在仅仅3 50ns的时钟周期，并且可以产生
地址有32位， 24位或16位内存兼容
范围。 DMA通道工作在任何的四种模式：
单缓冲器，流水线，数组链的，或者链表。该
数组链和链表模式提供分散阅读
并收集，编写以最小的软件功能接口
公约。为了防止DMA持有总线控制
太长，主控权时间可以通过计数不限
绝对数目的时钟周期，总线数
交易数据，或两者。
CPU总线接口被设计为与任何使用
已有的多路或从非多路复用总线
CISC的制造商和RISC处理器，包括
英特尔，摩托罗拉和Zilog公司。总线接口被配置
对于16位的数据，以单独的地址或8位的8位数据
没有独立的地址数据，支持复用或
非复用总线。
该IUSC处理异步格式，同步
面向比特的格式，如HDLC和同步字节级
面向格式（例如， BISYNC和DDCMP ） 。该装置
支持几乎所有串行数据传输的应用。
该IUSC可以产生在任何同步的CRC校验
理性模式。完全访问的CRC值允许
系统软件重新发送或操纵的CRC作为
需要在各种应用中。该IUSC还提供
设施调制解调器控制信号。在应用中
并不需要这些控制时，调制解调器的控制可以是
用于通用I / O 。
中断是通过在菊花链层次结构支持
在串行信道和在串行信道和间
DMA 。对于每种类型的中断的独立的中断向量
串行控制器和DMA内方便快捷
中断源的歧视。该IUSC支持
脉冲，双脉冲和状态中断响应
周期。
支持工具可帮助设计人员有效
编程IUSC 。技术手册描述
详细的所有功能，并给出编程序列
提示。电子程序员手册， DC ＃ 8287-02 ，
是一个MS -DOS ，基于磁盘的初始化编程工具
可以生成自定义的序列。此外， Zilog公司提供
各类应用笔记和开发板
帮助设计者在硬件和软件开发
换货。联系离您最近的Zilog公司代表额外
tional信息。
注意事项：
与之前的前斜线， "分之"所有信号，低电平有效，例如：
B // W（ WORD低有效） ; / B / W （字节为低电平有效，只） 。
电源连接请按照下面的常规说明：
连接
动力
地
电路
V
CC
GND
设备
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/ WAIT // RDY
版权所有
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/ CS
/ RESET
VCC
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VCC
/ AS
/ DS
/ RD
/ WR
R'' W
/ INTACK
/ UAS
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/放弃
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IEI
IEO
GND
VCC
AD0
AD1
AD2
AD3
AD4
AD5
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GND
VCC
/ RxREQ
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1 68
61
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/ BIN
/ BUSREQ
CLK
/ BOUT
GND
VCC
AD8
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VCC
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图3. Z16C32 68引脚PLCC引脚分配
引脚说明
图2示出的IUSC的逻辑引脚分组
销，以及图3示出了物理引脚分配。
只有一个选通引脚（ / DS ， / RD ， / WR或脉冲INTACK ）
应当始终活跃在同一时间。任何未使用的输入引脚（如果
输入时IUSC是总线主站或从站）必须是
拉至其无效状态。
/ RESET
RESET
（输入，低电平有效） 。低导此行
放置IUSC在一个已知的，不活动的状态，和条件
这使得数据，从断言下一个写操作
在/ CS引脚，进入总线配置寄存器
（ BCR ），而不管寄存器寻址。 /应该重置
可在上电期间，尽快推动低，而且
根据需要重新启动整个系统或当
通信子系统。
CLK
系统时钟
（输入）。这个信号是在定时为参考
ENCE的DMA和总线接口逻辑。 （串行
控制器部分的时钟由所选择的来源
接收和发送时钟）。
AD15-0
地址/数据总线
（输入/三态输出） 。后
复位时，这些线路的控制之间进行数据
微处理器和IUSC ，并且也可以携带多
在IUSC内寄存器的路开关连接地址。这种OP-
关合作，所述主处理器和IUSC之间，常常是
所谓的从机模式。一旦软件设置了
装置，把它投入运行，这些线路还进行
复用地址和IUSC和之间的数据
系统内存;这种操作称为主模式。
AD15-0可以以各种方式根据是否使用
该IUSC检测活动上/复位的AS后，并在
数据写入总线配置寄存器（ BCR ） 。
/ CS
芯片选择
（输入，低电平有效） 。低导此行
表示该控制的微处理器的当前总线
周期指的是在IUSC一个寄存器。该IUSC忽略/ CS
当一个低通/ INTACK表明当前总线
操作是一个中断确认周期。在一个多
路开关连接总线IUSC锁定在上升这个引脚的状态
缘上/ AS ;在非复用总线，其锁定/ CS处
领先的/ DS /下降沿， / RD或/ WR 。
/ TXREQ
/ RXC
RXD
/ DCD
/台湾晶技
TXD
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