XRT83L38

八路T1 / E1 / J1 LH /时钟恢复和抖动衰减器SH收发器

2007年6月

修订版1.0.2

概述

该XRT83L38是一个完全集成的八通道（ 8

通道）长途和短途线路接口单元

为T1 （ 1.544Mbps的） 100Ω ， E1 （ 2.048Mbps的） 75Ω或

120Ω或J1 110Ω的应用程序。

在长途应用的XRT83L38接受

已经衰减为0 36分贝在信号

0到6000英尺772kHz在T1模式（相当于

电缆损耗）或0 43dB的在1024kHz在E1模式。

在T1中的应用，所述XRT83L38可以产生5

发射脉冲的形状，以满足短途数字

交叉连接（ DSX- 1）模板要求

以及对信道服务单元（ CSU ）行构建

为0dB输出（ LBO ）的过滤器， -7.5dB -15dB和-22.5dB

所要求的FCC规则。它也提供

可编程发射脉冲发生器每

可用于输出脉冲成形通道

让绩效改进在宽

各种条件（任意脉冲发生器

在T1和E1模式）可用。

该XRT83L38既提供了平行

主持人

微处理器接口以及一个

五金

模式进行编程和控制。

无论是B8ZS和HDB3编码和解码

功能选择以及AMI 。片上

晶体抖动衰减器具有32位或64位的FIFO

可以放置在接收或发送

路径具有小于3HZ环路带宽。该

XRT83L38提供多种环回和

诊断功能以及发送驱动器短

电路检测与接收信号监测的损失。

它支持的内部阻抗匹配75Ω ，

100Ω ， 110Ω和120Ω的发射器和

接收器。在没有电源的，则

发送输出和接收输入是三态

允许冗余应用芯片

包括一个集成的可编程时钟乘法器

能合成从T1或E1主时钟

各种外部时钟源。

应用

T1数字交叉连接（ DSX - 1 ）

ISDN基群速率接口

CSU / DSU E1 / T1 / J1接口

T1 / E1 / J1的LAN / WAN路由器

公共交换系统和PBX接口

T1 / E1 / J1多路复用器和信道

特点（见第2页）

F

IGURE

1. B

LOCK

D

的作者IAGRAM

XRT83L38 T1 / E1 / J1 LIU （H

OST

M

ODE

)

MCLKE1

MCLKT1

主时钟合成器

MCLKOUT

一个8通道， CHANNEL_n - （ n = 0时：7）

TPOS_n / TDATA_n

TNEG_n / CODES_n

TCLK_n

QRSS

图案

发电机

HDB3/

B8ZS

编码器

TAOS

启用

TX过滤器

& PULSE

整形

DFM

DRIVE

MONITOR

LINE

司机

DMO_n

TTIP_n

TRING_n

TX / RX抖动

衰减器

定时

控制

LBO [3：0 ]

JA

SELECT

QRSS ENABLE

QRSS

探测器

远程

环回

数字

环回

环回

启用

时序&

数据

恢复

PEAK

探测器

＆放大器;切片机

当地

类似物

环回

TxON_n

RClk_n

RNEG_n / LCV_n

RPOS_n / RDATA_n

网

环

探测器

HDB3/

B8ZS

解码器

TX / RX抖动

衰减器

RX

均衡器

RTIP_n

RRING_n

NLCD ENABLE

LOS

探测器

AIS

探测器

均衡器

控制

RLOS_n

HW / HOST

WR_R / W

RD_DS

ALE_AS

CS

RDY_DTACK

INT

TEST

微处理控制器

信息和通信技术

μPTS1

μPTS2

D[7:0]

μPCLK

A[7:0]

RESET

Exar公司

公司48720加藤道，弗里蒙特CA， 94538

(510) 668-7000

传真（ 510 ） 668-7017

www.exar.com

XRT83L38

八路T1 / E1 / J1 LH /时钟恢复和抖动衰减器SH收发器

修订版1.0.2

F

IGURE

2. B

LOCK

D

的作者IAGRAM

XRT83L38 T1 / E1 / J1 LIU （H

ARDWARE

M

ODE

)

MCLKE1

MCLKT1

CLKSEL [2 ：0]的

主时钟合成器

MCLKOUT

TAOS_n

一个8通道， CHANNEL_n - （ n = 0时：7）

TPOS_n / TDATA_n

TNEG_n / CODES_n

TCLK_n

QRSS

图案

发电机

HDB3/

B8ZS

编码器

TX过滤器

& PULSE

整形

DFM

DRIVE

MONITOR

DMO_n

TTIP_n

TRING_n

TX / RX抖动

衰减器

定时

控制

LINE

司机

LBO [3：0 ]

JA

SELECT

QRSS ENABLE

QRSS

探测器

远程

环回

数字

环回

环回

启用

时序&

数据

恢复

PEAK

探测器

＆放大器;切片机

当地

类似物

环回

TxON_n

RClk_n

RNEG_n / LCV_n

RPOS_n / RDATA_n

网

环

探测器

HDB3/

B8ZS

解码器

TX / RX抖动

衰减器

RX

均衡器

RTIP_n

RRING_n

LOOP1_n

LOOP0_n

NLCD ENABLE

LOS

探测器

AIS

探测器

均衡器

控制

RLOS_n

HW / HOST

规

JASEL1

JASEL0

RXTSEL

TXTSEL

TERSEL1

TERSEL0

RXRES1

RXRES0

TEST

信息和通信技术

RESET

Tratio

SR / DR

EQC [4 ：0]的

TCLKE

RCLKE

RXMUTE

ATAOS

HARWARE控制

特点

完全集成的八通道长距离或短距离收发器， E1 ， T1或J1的应用

自适应接收均衡器多达36分贝电缆衰减

可编程发送的脉冲整形器的E1 ， T1或J1短程接口

对于T1短程应用加上一个完全可编程的波形五固定发射脉冲设置

发电机输出的发射脉冲整形适用于T1和E1模式

传输线建设 - 输出（ LBO）从0分贝T1长途应用三个7.5分贝步骤-22.5dB

从0到0可选接收灵敏度36分贝电缆损耗为T1 @ 772kHz 43dB的为E1 @ 1024kHz

接收监控模式处理0到29分贝电阻衰减以及0至为6dB电缆衰减

E1和0的电缆衰减为T1模式3分贝

支持75Ω和120Ω （E1） ， 100Ω （T1）和110Ω （J1）的应用程序

内部和/或外部阻抗匹配为75Ω ， 100Ω ， 110Ω和120Ω

三态输出的发送和接收的冗余应用输入功能

提供在断电高阻抗的Tx和Rx

发送回波损耗达到或超过ETSI 300-166标准

片高输入抖动容限的数字时钟恢复电路

无晶体数字抖动衰减器，具有32位或64位无论是在发送和接收通道FIFO选择

片内倍频器T1或E1主时钟，从各种外部时钟源

高接收抗干扰

片上发射短路保护和限制，以及驱动器故障监视器输出（ DMO ）

接收信号丢失（ RLOS ）输出

2

XRT83L38

修订版1.0.2

八路T1 / E1 / J1 LH /时钟恢复和抖动衰减器SH收发器

片上的HDB3 / B8ZS / AMI编码器/解码器功能

QRSS码型发生器和检测，测试和监控

错误和双极性违章插入和检测

接收器线路衰减指示输出在1dB步长

网络环路代码检测自动环回激活/停用

发送全1（ TAOS ）和带内网络环路向上和向下的代码生成器

支持本地模拟，远程，数字和双环回模式

达到或超过T1和E1短途和长途网络接入规范在ITU G.703 ， G.775 ，

G.736和G.823 ; TR- TSY- 000499 ; ANSI T1.403和T1.408 ; ETSI 300-166和AT&T酒吧62411

支持

五金

和

主持人

（并行微处理器）编程接口

可编程中断

低功耗

逻辑输入可接收3.3V或5V电平

3.3V单电源供电

225球BGA封装

-40 ° C至+ 85°C温度范围

订购信息

P

艺术

N

棕土

XRT83L38IB

P

ACKAGE

225球BGA

O

操作摄像机

T

emperature

R

ANGE

-40

°

C至+ 85

°

C

3

A

TPOS_1

TAOS_2 RDY_DTACK ALE_AS

CLKSEL0

DVDD

A[1]

A[3]

A[7]

TXON_0 JASEL0

TCLK_2

RLOS_3

RCLK_3

NC4

TCLK_0

TNEG_1

TAOS_1

CS

CLKSEL1

DGND

A[2]

A[6]

TX0N_3 JASEL1 TPOS_2 TNEG_3

RNEG_3

RPOS_3

NC12

NC1

RNEG_0

TCLK_1

XRT83L38

B

TNEG_0

TPOS_0

TAOS_3

RD_DS

CLKSEL2 DGND_PDR

A[0]

A[5]

TXON_2 DMO_3 TCLK_3

DMO_2

TTIP_3

TGND_3

RTIP_3

NC5

RPOS_0

RCLK_0

C

DMO_1

DMO_0

TAOS_0

WR_R / W DGND_DR

DVDD_DR DVDD_PDR

A[4]

TXON_1 TNEG_2 TPOS_3 RPOS_2 RVDDD_3

RGND_3

RTIP_0

RVDD_0

RLOS_0

D

TVDD_0

RVDD_1

TGND_2

TRING_3

TVDD_3

RRING_0

RGND_0

TGND_0

RRING_3

F

IGURE

3. P

ACKAGE

P

IN

O

UT

E

TVDD_1

TRING_2

TVDD_2

NC6

TRING_O

TTIP_0

NC11

F

TTIP_1

RRING_1

TGND_1

TRING_1

TTIP_2

RRING_2

G

RLOS_1

RLOS_2

RTIP_1

RPOS_1

RGND_1

DGND_DR RVDD_2

RGND_2

RTIP_2

H

MCLKOUT RNEG_1

RCLK_1

RCLK_2

DGND_μP

RNEG_2

J

MCLKE1 VDDPLL_2 VDDPLL_1 DVDD_DR

RLOS_6

PTS1

AGND_BIAS

规

XRT83L38

SR_DR

K

GNDPLL_2

MCLKT1 DGND_DR GNDPLL_1

（ TOP VIEW ）

225球BGA

DVDD_DR

RXON

AVDD_BIAS DVDDD_μP

八路T1 / E1 / J1 LH /时钟恢复和抖动衰减器SH收发器

4

RNEG_5

TRING_5

DMO_5

TVDD_4

DMO_4

TAOS_7

D[0]

DGND_PDR DVDD_DR

RXRES1

RNEG_4

TCLK_5

TAOS_4

D[7]

RESET

TNEG_4

TPOS_5

TAOS_5

D[6]

D[2]

D[1]

DVDD_PDR RXTSEL

TEST

TPOS_4

TNEG_5

TAOS_6

D[5]

D[4]

D[3]

RXRES0

TXTSEL

信息和通信技术

L

RTIP_5

RLOS_5

RCLK_5

PTS2

INT

RPOS_6

RTIP_6

M

RRING_5

RGND_5

RPOS_5

RCLK_6

RNEG_6

RGND_6

RRING_6

N

NC7

TTIP_5

RVDD_5

TVDD_6

TTIP_6

RVDD_6

Nc10

P

TVDD_5

TRING_4

TGND_5

TVDD_7

TTIP_7

TRING_7

NC9

R

NC8

TTIP_4

TGND_4

TERSEL0 TXON_6 TXON_7 TNEG_7 TRING_6

TGND_7

RGND_7

RRING_7

T

RRING_4

RGND_4

TCLK_4

DGND_DR HW_HOST TERSEL1 RXMUTE μPCLK TPOS_7 RLOS_7

TGND_6

RPOS_7

RTIP_7

U

RTIP_4

RPOS_4

RCLK_4

TXON_5 TNEG_6

TCLK_7

RCLK_7

DMO_6

RVDD_7

V

4

5

6

NC2

RVDD_4

RLOS_4

TXON_4 DMO_7

TPOS_6

TCLK_6

RNEG_7

NC3

修订版1.0.2

1

2

3

7

8

9

10

11

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16

17

18

XRT83L38

修订版1.0.2

八路T1 / E1 / J1 LH /时钟恢复和抖动衰减器SH收发器

目录

一般DESCRIPTION................................................................................................. 1

A

PPLICATIONS

................................................................................................................................ 1

F

IGURE

1. B

LOCK

D

的作者IAGRAM

XRT83L38 T1 / E1 / J1 LIU （H

OST

M

ODE

) ............................................................. 1

F

IGURE

2. B

LOCK

D

的作者IAGRAM

XRT83L38 T1 / E1 / J1 LIU （H

ARDWARE

M

ODE

) .................................................... 2

F

EATURES

...................................................................................................................................... 2

订购信息.................................................................................................................... 3

F

IGURE

3. P

ACKAGE

P

IN

O

UT

.................................................................................................................................... 4

目录.....................................................................................................我

引脚说明按功能.............................................. ..................................... 5

R

ECEIVE

S

ECTIONS

........................................................................................................................ 5

T

变送器

S

ECTIONS

................................................................................................................ 7

M

ICROPROCESSOR

I

覆盖整个院落

..................................................................................................... 11

抖动

A

TTENUATOR

..................................................................................................................... 14

C

LOCK

S

YNTHESIZER

................................................................................................................... 14

A

LARM

F

受膏

/R

EDUNDANCY

S

UPPORT

.................................................................................. 16

P

OWER和

G

圆

................................................................................................................... 19

销仅提供BGA封装............................................ ................................ 21

功能说明................................................ ......................................... 22

M

ASTER

C

LOCK

G

enerator

........................................................................................................ 22

F

IGURE

4. T

WO

I

NPUT

C

LOCK

S

环境允许

.................................................................................................................... 22

F

IGURE

5. O

NE

I

NPUT

C

LOCK

S

环境允许

.................................................................................................................... 22

T

ABLE

1: M

ASTER

C

LOCK

G

enerator

.................................................................................................................... 23

RECEIVER........................................................................................................................ 23

R

ECEIVER

I

NPUT

.......................................................................................................................... 23

R

ECEIVE

M

onitor

M

ODE

............................................................................................................. 24

R

ECEIVER

L

开放源码软件

S

IGNAL

（ RLOS ） .............................. .............................................. 24

F

IGURE

6. S

IMPLIFIED

D

作者IAGRAM

-15

D

B T1 / E1 S

HORT

H

AUL

M

ODE和

RLOS

ONDITION

.................................. 24

F

IGURE

7. S

IMPLIFIED

D

作者IAGRAM

-29

D

B T1 / E1摹

艾因

M

ODE和

RLOS

ONDITION

.............................................. 25

F

IGURE

8. S

IMPLIFIED

D

作者IAGRAM

-36

D

B T1 / E1 L

ONG

H

AUL

M

ODE和

RLOS

ONDITION

.................................... 25

F

IGURE

9. S

IMPLIFIED

D

作者IAGRAM

E

XTENDED

RLOS

模式

（ E1

NLY

) ................................................................... 26

R

ECEIVE

HDB3 / B8ZS

ECODER

.................................................................................................. 26

R

ECOVERED

C

LOCK

（ RCLK ）S

AMPLING

E

DGE

.............................................................................. 26

F

IGURE

10. R

ECEIVE

C

锁定和

O

安输出

D

ATA

T

即时通信

........................................................................................... 27

J

伊特尔

A

TTENUATOR

.................................................................................................................... 27

G

APPED

C

LOCK

（ JA M

UST BE

E

NABLED IN THE

T

RANSMIT

P

ATH

) .................................................. 27

T

ABLE

2: M

AXIMUM

G

AP

W

ID FOR

M

ULTIPLEXER

/M

冲击片雷管

A

PPLICATIONS

.............................................................. 27

A

RBITRARY

P

ULSE

G

ENERATOR FOR

T1

与ê

1 ........................................................................... 28

F

IGURE

11. A

RBITRARY

P

ULSE

S

EGMENT

A

SSIGNMENT

............................................................................................ 28

变送器................................................................................................................ 28

D

IGITAL

D

ATA

F

ORMAT

................................................................................................................. 28

T

RANSMIT

C

LOCK

（ TCLK ）S

AMPLING

E

DGE

.................................................................................. 28

F

IGURE

12. T

RANSMIT

C

锁定和

I

NPUT

D

ATA

T

即时通信

............................................................................................ 29

T

RANSMIT

HDB3 / B8ZS ê

NCODER

................................................................................................ 29

T

ABLE

3: E

作者XAMPLES

HDB3 ê

NCODING

............................................................................................................... 29

T

ABLE

4: E

作者XAMPLES

B8ZS ê

NCODING

................................................................................................................ 29

D

河

F

AILURE

M

onitor

（ DMO ） .............................. ................................................ 29

T

RANSMIT

P

ULSE

S

HAPER

& L

INE

B

UILD

O

UT

（ LBO ）

电路

........................................................ 30

T

ABLE

5: R

ECEIVE

E

QUALIZER

C

ONTROL和

T

RANSMIT

L

INE

B

UILD

-O

UT

S

ETTINGS

................................................. 30

发送和接收端子的.............................................. ................... 31

接收器（C

HANNELS

0 - 7) ..................................................................................................... 31

内部接收终端模式........................................................................................................ 31

I