xr
2005年JANAUARY
初步
XRK79892
REV 。 P1.0.1
智能动态时钟切换PLL时钟驱动器
相位/频率取向将发生以最小
输出相位扰动。典型的凹凸相
造成失败的时钟被淘汰。
特点
概述
该XRK79892的锁相环（PLL）时钟驱动器设计
专为冗余时钟树设计。该
设备接收两路差分LVPECL时钟信号
从它产生5个新的差分LVPECL
时钟输出。两个输出端对的再生
输入信号的频率和相位，而另一个
3双产生4倍，相位对齐的时钟输出。
外部PLL反馈将被用来还提供零
延迟缓冲性能。
该XRK79892智能动态时钟切换
电路持续监控两个输入CLK信号。
在检测到故障（CLK卡住高或低
至少1周期）中， INP_BAD为CLK将
被锁存（H）。如果该CLK是主时钟，所述
设备会切换到很好的辅助时钟和
F
IGURE
1. B
LOCK
D
的作者IAGRAM
XRK79892
完全集成的PLL
智能动态时钟切换
LVPECL时钟输出
LVCMOS控制I / O
3.3V操作
32引脚LQFP Packagin
引脚兼容MPC9892i
Clk_Selected
INP1Bad
INP0Bad
Man_Override
Alarm_Reset
SEL_CLK
动态
开关
逻辑
PLL_EN
Qb0
Qb0
Qb1
Qb1
÷4
Qb2
Qb2
Qa0
Qa0
Qa1
Qa1
OR
CLK0
CLK0
CLK1
CLK1
Ext_FB
Ext_FB
MR
PLL
800-1600MHz
÷16
产品订购信息
P
RODUCT
N
棕土
XRK79892IQ
P
ACKAGE
T
YPE
32引脚LQFP
O
操作摄像机
T
emperature
R
ANGE
-40 ° C至+ 85°C
Exar公司
公司48720加藤道，弗里蒙特CA， 94538
(510) 668-7000
传真（ 510 ） 668-7017
www.exar.com
XRK79892
初步
智能动态时钟切换PLL时钟驱动器
xr
REV 。 P1.0.1
引脚说明
P
IN
N
AME
CLK0 ， CLK0
CLK1 ， CLK1
Ext_FB ， Ext_FB
QA [1：0 ] ，质量[1 ：0]的
QB [2： 0]， QB [2 ：0]的
Inp0bad
T
YPE
LVPECL输入
LVPECL输入
LVPECL输入
LVPECL输出
LVPECL输出
LVCMOS输出
D
ESCRIPTION
微分PLL时钟参考（ CLK0下拉，上拉CLK0 ）
微分PLL时钟参考（ CLK1下拉，上拉CLK1 ）
微分PLL反馈时钟（ Ext_FB下拉， Ext_FB拉）
1个差分输出对
差4倍的输出对
表明检测到错误的输入参考时钟0的相对于所述馈
回来的信号。输出为高电平，并保持高电平，直到报警
复位有效。
表明检测到错误的输入参考时钟1的相对于所述馈
回来的信号。输出为高电平，并保持高电平，直到报警
复位有效。
0 - 如果时钟选择0
1 - 如果时钟1选择
0 - 复位输入糟糕的标志和调整Clk_Selected与Sel_Clk 。输入
是一个shotted （ 50KΩ上拉） 。
0 - 选择CLK0
1 - 选择CLK1 （ 40kΩ的下拉）
1 - 禁止内部时钟切换电路（ 40KΩ下拉） 。
0 - 绕过绕锁相环选定的输入参考（ 50KΩ
拉） 。
0 - 复位内部分频器迫使Q输出低电平。异步的
时钟（ 50KΩ上拉） 。
PLL电源
数字电源
PLL地面
数字地
Inp1bad
LVCMOS输出
Clk_Selected
Alarm_Reset
SEL_CLK
Manual_Override
PLL_EN
MR
VCCA
VCC
GNDA
GND
LVCMOS输出
LVCMOS输入
LVCMOS输入
LVCMOS输入
LVCMOS输入
LVCMOS输入
电源
电源
电源
电源
3
xr
REV 。 P1.0.1
XRK79892
智能动态时钟切换PLL时钟驱动器
初步
绝对最大额定值
a
S
YMBOL
V
CC
V
IN
V
OUT
I
IN
I
OUT
T
S
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
储存温度
-65
特征
M
IN
-0.3
-0.3
-0.3
M
AX
3.6
V
CC
+0.3
V
CC
+0.3
+20
+50
125
U
NIT
V
V
V
mA
mA
°C
C
ONDITION
a.
绝对最大额定值连续超出其可能会损坏设备的最大值。
暴露于这些条件或条件以外的指示可能器件的可靠性产生不利影响。实用
工作在绝对最大额定值条件是不是暗示。
一般特定网络阳离子
S
YMBOL
V
TT
MM
HBM
LU
C
IN
θ
JA
C
极特
输出端接电压
ESD保护（机器型号）
ESD保护（人体模型）
闭锁抗扰度
输入电容
热阻结到环境
JESD 51-3 ，单层测试板
JESD 51-6 ，多层电路板测试
θ
JC
热阻结到外壳
工作结温
200
2000
200
4.0
M
IN
T
YP
V
CC
-2
M
AX
U
NIT
V
V
V
mA
pF
输入
C
ONDITION
62.0
47.0
14
115
° C / W
° C / W
° C / W
°C
自然对流
自然对流
4
XRK79892
初步
智能动态时钟切换PLL时钟驱动器
DC
极特
(V
CC
= 3.3 + 5%, T
A
= -40
°
C
TO
+85
°
C)
S
YMBOL
C
极特
M
IN
T
YP
M
AX
U
NIT
xr
REV 。 P1.0.1
C
ONDITION
LVCMOS控制输入（MR ， PLL_EN ， Sel_Clk ， Man_Override ， Alarm_Reset ）
V
IH
V
IL
I
IN
输入电压高
输入电压低
输入电流
a
100
2.0
VCC+0.3
0.8
-150
V
V
Α
V
IN
=V
CC
或V
IN
= GND
LVCMOS输出控制
V
OH
V
OL
输出高电压
输出低电压
2.0
0.55
V
V
I
OH
=-10mA
I
OL
=10mA
LVPECL时钟输入（ CLK ， CLK ）
b
I
IN
输入电流
+100
Α
V
IN
=V
CC
或V
IN
= GND
LVPECL时钟输出（的Qa [1： 0]，的Qa [1： 0]， QB [2： 0]， QB [2： 0]）的
V
OH
V
OL
输出高电压
输出低电压
V
CC
-1.2
V
CC
-1.9
V
CC
-0.7
V
CC
-1.45
V
V
终止50Ω到V
TT
终止50Ω到V
TT
电源电流
I
GND
I
CCPLL
最大地面电源电流 - GND引脚
最大PLL电源 - VCC_PLL针
180
15
mA
mA
GND引脚
V
CCPLL
针
a.
输入具有内部上拉/下拉电阻影响的输入电流。
b.
通过LVPECL兼容的信号驱动时钟输入。
5
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