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初步
2006年4月
XRK697H73
REV 。 P1.0.0
1:12 LVCMOS PLL时钟发生器
概述
该XRK697H73是基于LVCMOS时钟发生器锁相环(PLL)
针对高性能和低偏移时钟分布
化的应用程序。该XRK697H73可以进行选择
了三个参考输入,并提供14路LVCMOS
输出-12输出( 3银行4)时钟分配, 1
反馈和1进行同步。
该XRK697H73是一个高度灵活的设备。它有3个选择 -
能输入(一个差分和两个单端输入)到
支持系统时钟冗余。多达三个不同
时钟frequencys可以生成并输出对
三个输出银行。切换内部参考时钟
由控制输入, CLK_SEL控制。
该XRK697H73采用PLL技术,频率锁定其
输出到输入参考时钟。在馈分频器
回路径,将决定该VCO的频率。每
单独的输出银行可以单独划分下来
VCO的输出频率。这允许XRK697H73到
生成多个不同的银行频率比和
输出到输入频率比。
该XRK697H73的输出可以单独地被immobi-
lized ,在低状态时,通过使用的时钟停止功能。所有
除了QC0和Q FB个输出可以通过一个固定化
2针串行接口。全球输出禁用和复位即可
可以实现控制输入MR / OE 。
该XRK697H73还具有QSYNC输出可以是
用于系统同步的目的。它监视
银行A和C银行的输出并进入低一个周期
更快的时钟前上涨重合银行A的边缘,
C银行的时钟。 QSYNC然后再次当变高
银行A和C银行的重合上升沿发生。这
功能主要是用在应用中存储体A和
银行C分别在不同的频率运行,并且是
它们正在运行时,在非整数特别有用
彼此的倍数。
该XRK697H73具有的输出频率范围
8.33MHz到240MHz的和5MHz时的输入频率范围
到120MHz的。
特点
完全集成的PLL
可选的差分PECL或LVCMOS输入,
参考时钟源
14 LVCMOS输出
3家银行,各有4个输出。频率会
个别银行控制
1采用变频调速专用反馈
1 SYNC
VCO范围为200MHz至为480MHz
输出频率。范围: 8.33MHz到240MHz的
250PS的最大输出偏移
周期到周期抖动:是150ps (典型值)
应用
系统时钟发生器
零延迟缓冲器
产品订购信息
P
RODUCT
N
棕土
XRK697H73CR
XRK697H73IR
P
ACKAGE
T
YPE
52引脚LQFP
52引脚LQFP
O
操作摄像机
T
emperature
R
ANGE
0 ° C至+ 70°C
-40 ° C至+ 85°C
Exar公司
公司48720加藤道,弗里蒙特CA, 94538
(510) 668-7000
传真( 510 ) 668-7017
www.exar.com
XRK697H73
1:12 LVCMOS PLL时钟发生器
初步
REV 。 P1.0.0
F
IGURE
1. B
LOCK
D
的作者IAGRAM
XRK697H73
停止
PECL
PECL
XTAL
QA0
0
VDD
1
0
REF
VCO
÷2
分频比选择
0
0
1
银行
B组
C银行
÷4, ÷6,
÷8, ÷12
÷4, ÷6,
÷8, ÷10
停止
QA1
CLK0
停止
QA2
CLK1
CLK_SEL
1
PLL
200-480MHz
VDD
1
÷2, ÷4,
÷6, ÷8
÷4, ÷6, ÷8,
÷10, ÷12,
÷16, ÷20
停止
QA3
FB
停止
QB0
同步脉冲
REF_SEL
FB_IN
VCO_SEL
PLL_EN
停止
QB1
FB
停止
QB2
停止
QB3
VDD
QC0
FSEL_A [1 :0]的
FSEL_B [1 :0]的
FSEL_C [1 :0]的
FSEL_FB [2 :0]的
2
2
2
3
停止
QC1
0
停止
QC2
1
VDD
INV_CLK
停止
QC3
上电复位
QFB
停止
STOP_DATA
STOP_CLK
MR / OE
QSYNC
串行
接口
12
F
IGURE
2. P
IN
O
的的UT
XRK697H73
VCO_SEL
FSEL_A0
FSEL_A1
FSEL_B0
41
FSEL_B1
40
39
38
37
36
35
34
GND
GND
VDD
VDD
45
QA0
QA1
QA2
GND
___
MR / OE
STOP_CLK
STOP_DATA
FSEL_FB2
PLL_EN
REF_SEL
CLK_SEL
CLK0
CLK1
PECL
PECL
VDD_PLL
52
1
2
3
4
5
6
7
8
9
10
11
12
13
14
51
50
49
48
47
46
44
QA3
43
42
GND
QB0
VDD
QB1
GND
QB2
VDD
QB3
FB_IN
GND
QFB
VDD
FSEL_FB0
XRK697H73
33
32
31
30
29
28
15
16
17
18
19
20
21
22
23
24
25
27
26
INV_CLK
QC3
QC2
QC1
FSEL_C1
FSEL_C0
GND
QC0
GND
VDD
VDD
QSYNC
2
FSEL_FB1
初步
REV 。 P1.0.0
XRK697H73
1:12 LVCMOS PLL时钟发生器
引脚说明
P
IN
#
1,15, 24, 30,
35, 39, 47, 51
2
3
4
5, 26, 27
6
7
8
9
10
11
12
13
14
17, 22, 28,
33, 37, 45, 49
19,20
25
29
31
32, 34, 36, 38
40, 41
42, 43
44, 46, 48, 50
52
N
AME
GND
MR / OE
STOP_CLK
STOP_DATA
FSEL_FB [2 :0]的
PLL_EN
REF_SEL
CLK_SEL
CLK0
CLK1
PECL
PECL
VDD_PLL
INV_CLK
VDD
FSEL_C [1 :0]的
QSYNC
QFB
FB_IN
QB [3 :0]的
FSEL_B [1 :0]的
FSEL_A [1 :0]的
质量保证[3:0 ]
VCO_SEL
T
YPE
动力
输入*
输入*
输入*
输入*
输入*
输入*
输入*
输入*
输入*
输入
动力
输入*
动力
输入*
产量
产量
输入*
产量
输入*
输入*
产量
输入*
电源地
主复位和输出使能。高=输出使能,低=设备
重置&输出三态
时钟输入串行控制。
用于串行控制数据输入
选择输入,反馈分频值的控制。
PLL旁路。高= PLL ,低= PLL旁路
XTAL或CLK选择。高=的Xtal输入选择,低= CLK0或CLK1
CLK0或CLK1选择。高= CLK1选择低= CLK0选择
PLL的参考时钟输入
Diffferential LVPECL时钟输入
模拟电源PLL
反转时钟选择QC3 & QC2 。高=反转,低=正常运行
电源的输出。
C银行划分选择引脚。
同步输出,银行A和银行C.
反馈时钟输出
反馈输入
时钟输出( B组)
B银行鸿沟选择引脚。
银行A分选择引脚。
时钟输出( A银行)
VCO选择。高= VCO / 1,低= VCO / 2 。
D
ESCRIPTION
* 25KΩ上拉电阻
3
XRK697H73
1:12 LVCMOS PLL时钟发生器
1.0电气特性
T
ABLE
1: G
ENERAL
S
PECIFICATIONS
S
YMBOL
V
TT
ESD
MM
ESD
HBM
LU
C
IN
C
极特
输出端接电压
ESD保护(机器型号)
ESD保护(人体
模型)
闭锁抗扰度
输入电容
初步
REV 。 P1.0.0
条件
典型值
最大
单位
VDD÷2
200
2000
200
每个输入
4
V
V
V
mA
pf
T
ABLE
2: A
BSOLUTE
M
AXIMUM
R
ATINGS
S
YMBOL
V
DD
V
IN
V
OUT
I
IN
I
OUT
T
S
C
极特
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
储存温度
-65
条件
典型值
最大
单位
-0.3
-0.3
-0.3
3.9
V
DD
+ 0.3
V
DD
+ 0.3
+/-20
+/-50
125
V
V
V
mA
mA
°C
T
ABLE
3 : DC
极特
(V
DD
= 3.3V +/- 5%)
S
YMBOL
V
DD -PLL
V
IH
V
IL
V
PP
V
CMR
V
OH
V
OL
Z
OUT
I
PU
I
DD -PLL
I
DDQ
C
极特
PLL供电电压
输入高电压
输入低电压
峰峰值输入电压PECL与PECL
共模范围PECL和PECL
输出高电压
输出低电压
LVPECL
LVPECL
IOH = -24mA
IOL = 24毫安
IOL = 12毫安
8-11
V
IN
= GND或V
DD
@ V
DD -PLL
-100
8
200
13.5
35
250
1.0
2.4
0.55
0.30
V
DD
- 0.6
条件
典型值
最大
单位
3.0
2.0
V
DD
V
DD
+ 0.3
0.8
V
V
V
mV
V
V
V
A
mA
mA
输出阻抗
输入电流
PLL电源电流
静态电源电流
4
初步
REV 。 P1.0.0
XRK697H73
1:12 LVCMOS PLL时钟发生器
T
ABLE
4 : AC - C
极特
(V
DD
= 3.3V +/- 5%)
S
YMBOL
f
REF
C
极特
输入参考频率
a
条件
典型值
最大
单位
÷ 4反馈
÷ 6反馈
÷ 8反馈
÷ 10回应
÷ 12反馈
÷ 16反馈
÷ 20反馈
÷ 24反馈
÷ 32反馈
÷ 40反馈
PLL旁路模式
50.0
33.3
25.0
20.0
16.6
12.5
10.0
8.33
6.25
5.00
120
80.0
60.0
48.0
40.0
30.0
24.0
20.0
15.0
12.0
250
480
240.0
120.0
80.0
60.0
48.0
40.0
30.0
24.0
20.0
20.0
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
mV
V
ns
f
VCO
f
最大
VCO频率范围
输出频率
a
÷ 2输出
÷ 4输出
÷ 6输出
÷ 8输出
÷ 10输出
÷ 12输出
÷ 16输出
÷ 20输出
÷ 24输出
200
100.0
50.0
33.3
25.0
20.0
16.6
12.5
10.0
8.33
f
STOP_CLK
V
PP
V
CMR
t
PW
It
R
,它
F
t
()
串行接口频率
峰峰值输入电压
PECL和PECL
共模范围PECL
和PECL
CLKX脉冲宽度
输入CLKX上升/下降时间
0.8V至2.0V
-3
-4
-166
LVPECL
LVPECL
400
1.2
2.0
1000
V
DD
- 0.9
1
+3
+4
+166
100
100
100
250
(T÷2)-200
T÷2
(T÷2)+200
1.0
ns
°
°
ps
ps
ps
ps
ps
ps
ns
传播延迟(静态
6.25MHz < F
REF
< 65.0MHz
相位偏移量) CLKX到FB_IN
b
65.0MHz < F
REF
< 125MHz的
f
REF
= 50MHz的& FB = 8 ÷
t
SK ( O)
输出到输出偏斜
A银行( QAx到QAy )
B银行( QBX到QBY )
C银行( QCX到QCy )
所有输出( QXY到QWz )
c
DC
Ot
R
,加班
F
输出占空比
d
输出上升/下降时间
0.55 2.4V
0.1
5
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    -
    -
    -
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电话:13910052844(微信同步)
联系人:刘先生
地址:北京市海淀区增光路27号院增光佳苑2号楼1单元1102室
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