初步
2006年4月
XRK69774
REV 。 P1.0.1
1:14 LVCMOS PLL时钟发生器
概述
该XRK69774是基于LVCMOS时钟发生器锁相环（PLL）
针对高性能和低偏移时钟分布
化的应用程序。该XRK69774可以在一之间进行选择
两个参考输入，并提供15路LVCMOS输出 -
14输出（2-银行的5和4个1组），用于时钟分布
化1对反馈。
该XRK69774有两个LVCMOS输入，支持时钟
冗余。开关内部参考时钟所配置
通过控制输入端， CLK_SEL控制。
该XRK69774采用PLL技术，频率锁定其
输出到输入参考时钟。在馈分频器
回路径，将决定该VCO的频率。每
单独的输出银行可以单独划分下来
VCO的输出频率。这允许XRK69774到gen-
中心提供全方位多种不同的银行的频率比和输出的
放至输入频率比。
该XRK69774的输出可以被固定在
低的状态下，使用的停止时钟功能。全球产量
禁用和复位可以控制输入可以实现
MR / OE 。
该XRK69774具有8.33MHz的输出频率范围
to125MHz和4.16MHz的一个输入频率范围
62.5MHz.
特点
完全集成的PLL
15 LVCMOS输出
■
■
■
2银行5输出和1个带4个输出
每
1变频调速专用反馈
每个银行的输出频率可以
单独控制
VCO范围为200MHz至500MHz
输出频率。范围： 8.33MHz到125MHz的
175ps的最大输出偏移
最大周期到周期抖动： 90PS
LVCMOS输入参考时钟源
应用
系统时钟发生器
零延迟缓冲器
F
IGURE
1. B
LOCK
D
的作者IAGRAM
XRK69774
VDD
QA0
QA1
停止
CLK
QA2
QA3
QA4
CLK0
0
0
REF
VCO
1
÷2
分频比选择
0
÷2, ÷4
CLK1
CLK_SEL
1
÷4
1
÷2, ÷4
PLL
VDD
200-500MHz
÷4, ÷6
÷4, ÷6, ÷8, ÷12
QB0
FB_IN
PLL_EN
VCO_SEL
FSEL_A
FSEL_B
QB4
FSEL_C
FSEL_FB [1 ：0]的
2
QC0
QC1
QC2
__________
STOP_CLK
VDD
QC3
FB
停止
CLK
QB1
QB2
QB3
VDD
停止
CLK
POR
QFB
___
MR / OE
Exar公司
公司48720加藤道，弗里蒙特CA， 94538
(510) 668-7000
传真（ 510 ） 668-7017
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初步
REV 。 P1.0.1
XRK69774
1:14 LVCMOS PLL时钟发生器
引脚说明
P
IN
#
1,15, 19, 24,
30, 35, 39,
43, 47, 51
2
N
AME
GND
T
YPE
动力
电源地
D
ESCRIPTION
MR / OE
输入
主复位和输出使能。
高=输出使能，低=设备重置&输出三态
N
OTE
:
25k
Ω
上拉电阻。
3
STOP_CLK
输入
时钟输入串行控制
N
OTE
:
25k
Ω
上拉电阻。
7
4
5
6
FSEL_A ，
FSEL_B ，
FSEL_C
PLL_EN
选择输入，反馈分频值的控制。
输入
输入
N
OTE
:
每路输入都有25K
Ω
下拉电阻。
PLL旁路
高=使能PLL 。低= PLL旁路
N
OTE
:
25k
Ω
上拉电阻。
8
CLK_SEL
输入
CLK0或CLK1选择。
高= CLK1选择低= CLK0选择
N
OTE
:
25k
Ω
下拉电阻。
9
10
11, 27, 42
12, 17, 22,
26, 28, 33,
37, 41, 45, 49
13
14
20
16, 18,21,
23, 25
29
31
CLK0
CLK1
NC
VDD
输入
输入
-
动力
PLL的参考时钟输入
N
OTE
:
CLK1具有25K
Ω
上拉电阻。 CLK0具有25K
Ω
下拉
电阻器。
无连接
电源
VDD_PLL
FSEL_FB0
FSEL_FB1
QA [4：0 ]
QFB
FB_IN
动力
输入
输入
产量
产量
输入
模拟电源PLL
分频器选择的QFB输出
N
OTE
:
每路输入都有25K
Ω
下拉电阻。
时钟输出（ A银行）
反馈时钟输出
反馈输入
N
OTE
:
25k
Ω
上拉电阻。
32, 34, 36,
38, 40
44, 46, 48, 50
52
QB [4 ：0]的
QC [3：0 ]
VCO_SEL
产量
产量
输入
时钟输出（ B组）
时钟输出（ C银行）
VCO选择。高= VCO / 1，低= VCO / 2 。
N
OTE
:
25k
Ω
下拉电阻。
3
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