XRK4993
3.3V的可编程偏移时钟缓冲器
2007年2月
修订版1.0.0
功能说明
该XRK4993是3.3V高速低电压
可编程偏移时钟缓冲器。其目的是为
高性能计算机系统，并提供用户
可选择的控制系统时钟功能
最佳时机。八OUPUTS ，布置在四个
银行，可以在每个驱动75Ω端接的传输
线，同时提供最小的，指定的输出
倾斜和满摆幅低电压TTL逻辑电平。
银行A，B ，C （每行两个输出），可
单独选择一个九延误或功能
通过两个专用的三级结构
输入。这些输出能够超前或滞后的
由最多6个时间单位CLKIN的输入参考时钟
从他们的名义"zero"偏移位置。
该
集成的PLL允许外部负载和传输
被取消线路延迟效应实现零延迟
能力。结合零延迟功能
可选择的输出偏移功能，输出到输出
可以创建多达12个时间单位的延迟。
该XRK4993的除法功能（除以2并
分频4 ）允许低频的分布
时钟可以由两个或四个在时钟乘以
目的地。此功能便于时钟分配
同时允许最大系统时钟的灵活性。
当OE引脚保持低电平时，所有的输出
同步启用。但是，如果OE是高举，
F
IGURE
1. B
LOCK
D
的作者IAGRAM
XRK4993
除了所有输出
同步停用。
QC0
和
QC1
是
当PE是高举，所有的输出
与CLKIN的上升沿同步
时钟输入。当PE保持低电平时，所有的输出
与CLKIN的下降沿同步。该
器件具有为12mA平衡驱动LVTTL输出。
特点
3对可编程输出歪斜
低偏移： 200ps的同一对， 250PS所有输出
可选
积极
or
负
EDGE
同步：优秀的DSP应用
同步输出使能
输出频率： 3.75MHz到85MHz的
2倍，4倍，1/2，和1/4的输出频率
3歪斜等级
3电平输入歪斜和PLL的控制范围内
PLL旁路模式
外部反馈，内部环路滤波器
12毫安平衡驱动输出
可提供28引脚QSOP封装
抖动< 200ps的峰 - 峰
CLKIN输入为5V宽容
H
M
CLKIN
REF
L
QA0
QA1
PLL
FB_IN
反馈
QB0
QB1
PE
FSEL *
PLL_BYPASS *
SELA [1： 0] *
SELB [1： 0] *
SELC [1： 0] *
2
2
2
银行的“倾斜”
控制
QC0
QC1
QD0
QD1
OE
*三电平输入
Exar公司
公司48720加藤道，弗里蒙特CA， 94538
(510) 668-7000
传真（ 510 ） 668-7017
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XRK4993
修订版1.0.0
3.3V的可编程偏移时钟缓冲器
引脚说明
P
IN
N
AME
CLKIN
FB_IN
PLL_BYPASS
P
IN
#
1
14
27
T
YPE
输入
输入
三
水平
输入
输入
参考时钟输入
反馈输入
在中频和高频，禁用PLL （见特殊功能） 。 CLKIN去所有的输出
放。歪斜的选择（请参阅控制一览表）仍然有效。设置为低
对于正常的操作。
同步输出使能。高电平时，停止时钟输出（除QC [ 1 ： 0 ] ） 。
QC [1：0 ]可以被用作反馈信号，以保持相位锁定。设置OE
低电平时正常工作。
可选择上升沿或下降沿的控制。当LOW / HIGH的输出
与基准时钟的下降沿/上升沿同步。
三电平输入，用于选择1 9歪斜水龙头或频率的功能。
D
ESCRIPTION
OE
24
PE
SELA0
SELA1
SELB0
SELB1
SELC0
SELC1
FSEL
6
22
23
25
26
4
5
3
输入
三
水平
输入
三
水平
输入
三
水平
输入
三
水平
输入
产量
选择基于预期的频率范围内适当的振荡电路。 （见
PLL可编程偏移范围。 ）
的两个输出端与可编程歪斜三个输出银行（QA [1： 0]， QB [1： 0]，
QC [1： 0]）。量子点[1：0 ]输出具有固定的零歪斜输出。
QA0
QA1
QB0
QB1
QC0
QC1
QD0
QD1
V
CCN
20
19
16
15
12
11
9
8
7
13
21
2
10
17
18
28
产量
产量
产量
PWR
电源为输出缓冲器。
V
CCQ
GND
PWR
PWR
电源为锁相环和其它内部电路。
地面上。
3
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3.3V的可编程偏移时钟缓冲器
SKEW选择控制
偏斜选择控制由四个独立的部分。每家银行有两个低偏移，高扇出
驱动器（ QX0 ， QX1 ）和两个相应的三级功能选择（ SELx0 ， SELx1 ）输入。九
可能的输出状态对每家银行由每家银行的选择输入确定表2所示。所有时间
测量是相对于CLKIN的输入假设输出连接到FB_IN
配置0吨输入
U
操作。
T
ABLE
2: P
ROGRAMMABLE
S
KEW
C
ONFIGURATIONS
[1]
F
油膏
S
选举
SEL
X
1
低
低
低
MID
MID
MID
高
高
高
SEL
X
0
低
MID
高
低
MID
高
低
MID
高
O
安输出
F
受膏
QA [1： 0]， QB [1：0 ]
-4t
U
-3t
U
-2t
U
-1t
U
0t
U
+1t
U
+2t
U
+3t
U
+4t
U
QC [1：0 ]
除以2
-6t
U
-4t
U
-2t
U
0t
U
+2t
U
+4t
U
+6t
U
除以4
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N
OTES
:
1.对于所有三级（三态）输入，高电平表示为V连接
CC
， LOW指示GND的连接，
和MID表示打开的连接。内部端接电路包含一个未连接的输入V
CC
/2.
2.
电平要在FSEL设置由“正常”的操作频率来确定（六
喃
） PLL的。公称
频率（f
喃
）总是出现在QA0和其它输出，当他们在他们的未分割的方式被操作
（见表2）。出现在CLKIN和FB_IN输入的频率为f
喃
当输出端连接到
FB_IN是不可分割的。的CLKIN和FB_IN输入的频率为f
喃
/ 2或f
喃
/ 4时，部分
配置为一个倍频。
当FSEL引脚选择高，中CLKIN输入不能上电，直到V过渡
CC
已达到
2.8V.
量子点[ 1：0]固定在零歪斜。
3.
4.
旁路模式
旁路模式使所使用的芯片的应用中输出之间的相对定时是
保持，但该系统的时钟被中断或以低得多的频率。一个例子可能是"single-
stepping"的系统进行诊断。
该PLL_BYPASS引脚通常在地面（低）举行。为了适应低频（低于PLL锁定
范围）或偶发脉冲， PLL_BYPASS ，与FSEL销结合（见表3）可以用来
绕过PLL和产生用于CLKIN信号的输出顺序。由载相对定时
SEL （ x）的1 ： 0为各银行将保持不变。相对时间包括加号和减号恩和
除以（2或4）的设置。将有一个传播延迟，如表3，图卷将约为
为2.5ns与PLL_BYPASS在中间电压和的0.4ns的高速状态。
4
XRK4993
修订版1.0.0
3.3V的可编程偏移时钟缓冲器
在PLL_BYPASS模式在PE输入可用于反转输出。因此，对于20％ （高）的占空比
输入时，所有输出将保持20 ％的高条件与PE高。对于PE低，但是，他们将80 ％的高位。
PE不影响分割输出的占空比。
T
ABLE
3: T
与零SKEW设置YPICAL传播延迟
PLL_BYPASS我
NPUT
MID
FSEL我
NPUT
低或中
高
高
低或中
高
T
OTAL传播延迟
52nS
29nS
12nS
10nS
特殊功能
下面的特殊功能在芯片中实现。
PE引脚：
在正常操作中， PE控制"alignment"边缘的CLKIN和FB -IN信号。 （所有其它的输出信号是
对齐反馈） 。 PE =低，对准FB_IN faliing边缘到CLKIN下降沿。 PE =高，上涨对齐
边缘。
在"disabled输出模式（见下文） ，其禁用状态被强制为PE的相反状态。这样可以使关闭
条件在低噪声状态。
在PLL_BYPASS模式，PE控制所述输出端（见上文PLL_BYPASS模式）的工作周期（反转） 。
OE引脚：
在正常模式下， OE用于禁用除QC [1,0]所有输出。这些都维持提供PLL反馈给
保持频率锁定。 OE保持低电平，使输出和高禁用它们。这是一个同步的操作，以
防止"partial"时钟当OE为高电平时，输出会去他们的伤残等级在下次活动时钟结束
周期。的电平由PE的状态来确定。如果PE为高电平时，输出将变为低电平，在该周期的结束，并保持
在那里，直到参考返回到低状态。如果PE低，在下一时钟高电平状态结束，将继续保持高位运行，直到
OE返回低电平。
如果OE为高电平时PLL_BYPASS是在中间水平，使能PLL时提供的个人银行输出控制。在
这种模式下，同时服用SEL （ X） 1 & 0到低状态，将禁止该银行的输出。
F
IGURE
3. T
YPICAL
O
UTPUTS WITH
FB_IN
ONNECTED到
Z
ERO
-S
KEW
O
安输出
t
0
+1t
U
t
0
+2t
U
t
0
+3t
U
t
0
+4t
U
t
0
+5t
U
t
0
+6t
U
t
0
-6t
U
t
0
-5t
U
t
0
-4t
U
t
0
-3t
U
t
0
-2t
U
t
0
-1t
U
FB_IN
拉美经济体系
[1:0]
SELB
[1:0]
（不适用）
LL
LM
LH
ML
MM
MH
HL
HM
HH
（不适用）
（不适用）
CLKIN
SELC
[1:0]
-6t
U
LM
-4t
U
LH
-3t
U
（不适用）
-2t
U
ML
-1t
U
（不适用）
0t
U
MM
+1t
U
（不适用）
+2t
U
MH
+3t
U
（不适用）
+4t
U
HL
+6t
U
HM
LL / HH红利
5
t
0
QQ：2880707522 复制
