xr
2006年11月
XRK39653
3.3V ， 8输出的零延迟缓冲器
修订版1.0.0
XRK39653概述
该XRK39653是一款低电压高性能PLL
基于零延迟缓冲器/时钟发生器，专为高
高速时钟分配的应用程序。它提供了9个低
歪斜，低抖动输出，非常适合网络，计算和
电信应用。
在基于PLL的设计使得9输出（ 8路时钟输出
和1个反馈输出）是相位相一致的输入REF-
erence时钟。输出源LVCMOS兼容列弗
ELS可驱动50Ω传输线。如果系列
结束时，每个输出可以驱动高达2行亲
切实人们提供1:16的扇出。该XRK39653的为参考
ENCE输入接受LVPECL时钟源。
对于正常操作（ PLL用于源输出） ，该
反馈输出（ Q FB个）被连接到反馈输入
（ FB_IN ） 。操作的VCO的范围是200至500MHz 。
这意味着输入/输出范围由下式确定
分频器设置。如果÷4的情况下，输入/输出范围为50
到125MHz的（高范围） ，如果÷ 8被使用的输入/输出范围
是25至的62.5MHz （低范围） 。
为测试目的提供两个PLL旁路模式。
第一只是替换PLL输出与基准
时钟（ PLL_EN = 0， BYPASS = 1）。除法器仍处于
使用。第二个是具有锁相环全旁路模式
和除法运算去除（ BYPASS = 0）。在此模式下
基准时钟直接源的输出的驱动。
特点
8 LVCMOS时钟输出
1反馈输出
LVPECL参考时钟输入
25-125 MHz的输入/输出频率范围
■
■
输入/输出范围（
÷4 ） ： 50-125MHz
输入/输出范围（
÷ 8 ） ： 25-62.5MHz
150PS的最大输出到输出偏斜
两个旁路测试模式选择
完全集成的PLL
3.3V操作
引脚兼容MPC9653
工业级温度范围：
-40 ° C至+ 85°C
32引脚TQFP封装
F
IGURE
1. B
LOCK
D
的作者IAGRAM
XRK39653
VDD
QFB
0
0
1
÷2
1
÷4
1
Q0
0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
PECL
PECL
FB_IN
REF
PLL
VDD
FB
PLL_EN
VCO_SEL
绕行
OE
Exar公司
公司48720加藤道，弗里蒙特CA， 94538
(510) 668-7000
传真（ 510 ） 668-7017
www.exar.com
XRK39653
3.3V ， 8输出的零延迟缓冲器
DC
极特
(V
CC
= 3.3 + 5%, T
A
= -40
°
C
TO
+85
°
C)
S
YMBOL
V
CMRA
V
PP
V
IH
V
IL
V
OH
V
OL
C
极特
PECL时钟输入共模范围
PECL时钟的峰 - 峰值输入电压
输入电压高
输入电压低
输出高电压
a
输出低电压
a
2.4
0.55
0.30
14-17
+200
5.0
10.0
10.0
V
CC
÷2
M
IN
1.0
300
2.0
T
YP
M
AX
V
DD
-0.6
1000
V
DD
+0.3
0.8
U
NIT
V
mV
V
V
V
V
V
Ω
μΑ
mA
mA
V
LVPECL
LVPECL
LVCMOS
LVCMOS
I
OH
=-24mA
I
OL
=24mA
I
OL
=12mA
Z
OUT
I
IN
I
CC_PLL
I
CCQ
V
TT
输出阻抗
输入漏电流
最大PLL电源电流
最大静态电源电流
输出端接电压
V
IN
=V
DD
或V
IN
= GND
AV
DD
针
所有V
DD
销， OE = 1
a.
VCMR是差分输入信号的交叉点。
.
AC - C
极特
(V
CC
= 3.3 + 5%, T
A
= -40
°
C
TO
+85
°
C)
a
S
YMBOL
f
VCO
f
REF
VCO频率
输入参考频率
÷ 4反馈
÷ 8反馈
PLL旁路
÷ 4反馈
÷ 8反馈
P
ARAMETER
M
IN
200
50
25
0
50
25
450
1.2
2
-75
125
T
YP
M
AX
500
125
62.5
200
125
62.5
1000
V
DD
-0.75
U
NIT
兆赫
兆赫
PLL锁定
PLL锁定
旁路模式
PLL锁定
PLL锁定
LVPECL
LVPECL
C
ONDITION
f
最大
V
PP
V
CMR
t
PW MIN
t
SPO
t
PD
最大输出频率
兆赫
PECL时钟的峰 - 峰值输入电压
PECL输入共模范围
输入参考时钟最小脉冲宽度
传播延迟 - 静态相位偏移（ PECL
到FB_IN ）
传播延迟 - PLL旁路
旁路模式1 （ BYPASS = 0 ）
旁路模式2 ， （ BYPASS = 1 ， PLL_EN = 0 ）
输出至输出扭曲
部分之间的偏移（旁路PLL &分）
周期到周期抖动
mV
V
ns
ps
1.2
3.0
3.3
7.0
150
1.5
100
ns
ns
ps
ns
ps
BYPASS=0
t
歪斜（ O）
t
歪斜（页）
t
JIT （ CC ）
4
rx
修订版1.0.0
C
ONDITION
PLL锁定
rx
修订版1.0.0
XRK39653
3.3V ， 8输出的零延迟缓冲器
AC - C
极特
(V
CC
= 3.3 + 5%, T
A
= -40
°
C
TO
+85
°
C)
a
S
YMBOL
t
JIT （ PER ）
t
JIT （ I / O）
BW
P
ARAMETER
M
IN
T
YP
M
AX
100
25
÷ 4反馈
÷ 8反馈
45
50
0.8 - 4
0.5 - 1.3
55
10.0
100
1000
7
6
U
NIT
ps
ps
兆赫
兆赫
%
ms
ps
ns
ns
0.55 2.4V
PLL锁定
C
ONDITION
周期抖动
I / O相位抖动（ RMS）
PLL带宽
DC
t
LOCK
t
or
/t
of
t
PLZ ， HZ
t
PHZ ， LZ
输出占空比
最大PLL锁定时间
输出上升/下降时间
输出禁止时间
输出使能时间
a.
AC特点，适用于50Ω到V并行输出端接
TT
.
最大额定值
a
S
YMBOL
V
DD
V
IN
V
OUT
I
IN
I
OUT
T
S
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
储存温度
-65
特征
M
IN
-0.3
-0.3
-0.3
M
AX
3.9
V
DD
+0.3
V
DD
+0.3
+20
+50
125
U
NIT
V
V
V
mA
mA
°C
C
ONDITION
a.
绝对最大额定值连续超出其可能会损坏设备的最大值。
暴露于这些条件或条件以外的指示可能器件的可靠性产生不利影响。
一般特定网络阳离子
S
YMBOL
V
TT
MM
HBM
LU
C
IN
C
极特
输出端接电压
ESD保护（机器型号）
ESD保护（人体模型）
闭锁抗扰度
输入电容
200
2000
200
4.0
M
IN
T
YP
V
CC
÷2
M
AX
U
NIT
V
V
V
mA
pF
输入
C
ONDITION
5
xr
2006年2月
初步
XRK39653
REV 。 P1.0.0
3.3V ， 8输出的零延迟缓冲器
使用。第二个是具有锁相环全旁路模式
和除法运算去除（ BYPASS = 0）。在此模式下
基准时钟直接源的输出的驱动。
XRK39653概述
该XRK39653是一款低电压高性能PLL
基于零延迟缓冲器/时钟发生器，专为高
高速时钟分配的应用程序。它提供了9个低
歪斜，低抖动输出，非常适合网络，计算和
电信应用。
在基于PLL的设计使得9输出（ 8路时钟输出
和1个反馈输出）是相位相一致的输入REF-
erence时钟。输出源LVCMOS兼容列弗
ELS可驱动50Ω传输线。如果系列
结束时，每个输出可以驱动高达2行亲
切实人们提供1:16的扇出。该XRK39653的为参考
ENCE输入接受LVPECL时钟源。
对于正常操作（ PLL用于源输出） ，该
反馈输出（ Q FB个）被连接到反馈输入
（ FB_IN ） 。操作的VCO的范围是200至500MHz 。
这意味着输入/输出范围由下式确定
分频器设置。如果÷4的情况下，输入/输出范围为50
到125MHz的（高范围） ，如果÷ 8被使用的输入/输出范围
是25至的62.5MHz （低范围） 。
为测试目的提供两个PLL旁路模式。
第一只是替换PLL输出与基准
时钟（ PLL_EN = 0， BYPASS = 1）。除法器仍处于
特点
8 LVCMOS时钟输出
1反馈输出
LVPECL参考时钟输入
25-200 MHz的输入/输出频率范围
■
■
输入/输出范围（
÷4 ） ： 50-125MHz
输入/输出范围（
÷ 8 ） ： 25-62.5MHz
150PS的最大输出到输出偏斜
两个旁路测试模式选择
完全集成的PLL
3.3V操作
引脚兼容MPC9353
工业级温度范围：
-40 ° C至+ 85°C
32引脚TQFP封装
F
IGURE
1. B
LOCK
D
的作者IAGRAM
XRK39653
VDD
QFB
0
0
1
÷2
1
÷4
1
Q0
0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
PECL
PECL
FB_IN
REF
PLL
VDD
FB
PLL_EN
VCO_SEL
绕行
OE
Exar公司
公司48720加藤道，弗里蒙特CA， 94538
(510) 668-7000
传真（ 510 ） 668-7017
www.exar.com
XRK39653
3.3V ， 8输出的零延迟缓冲器
初步
DC
极特
(V
CC
= 3.3 + 5%, T
A
= -40
°
C
TO
+85
°
C)
S
YMBOL
V
CMRA
V
PP
V
IH
V
IL
V
OH
V
OL
C
极特
PECL时钟输入共模范围
PECL时钟的峰 - 峰值输入电压
输入电压高
输入电压低
输出高电压
a
输出低电压
a
2.4
0.55
0.30
14-17
+200
5.0
10.0
10.0
V
CC
÷2
M
IN
1.0
300
2.0
T
YP
M
AX
V
DD
-0.6
1000
V
DD
+0.3
0.8
U
NIT
V
mV
V
V
V
V
V
Ω
μΑ
mA
mA
V
LVPECL
LVPECL
LVCMOS
LVCMOS
I
OH
=-24mA
I
OL
=24mA
I
OL
=12mA
Z
OUT
I
IN
I
CC_PLL
I
CCQ
V
TT
输出阻抗
输入漏电流
最大PLL电源电流
最大静态电源电流
输出端接电压
V
IN
=V
DD
或V
IN
= GND
AV
DD
针
所有V
DD
销， OE = 1
a.
VCMR是差分输入信号的交叉点。
.
AC - C
极特
(V
CC
= 3.3 + 5%, T
A
= -40
°
C
TO
+85
°
C)
a
S
YMBOL
f
VCO
f
REF
VCO频率
输入参考频率
÷ 4反馈
÷ 8反馈
PLL旁路
÷ 4反馈
÷ 8反馈
P
ARAMETER
M
IN
200
50
25
0
50
25
450
1.2
2
-75
125
T
YP
M
AX
500
125
62.5
200
125
62.5
1000
V
DD
-0.75
U
NIT
兆赫
兆赫
PLL锁定
PLL锁定
旁路模式
PLL锁定
PLL锁定
LVPECL
LVPECL
C
ONDITION
f
最大
V
PP
V
CMR
t
PW MIN
t
SPO
t
PD
最大输出频率
兆赫
PECL时钟的峰 - 峰值输入电压
PECL输入共模范围
输入参考时钟最小脉冲宽度
传播延迟 - 静态相位偏移（ PECL
到FB_IN ）
传播延迟 - PLL旁路
旁路模式1 （ BYPASS = 0 ）
旁路模式2 ， （ BYPASS = 1 ， PLL_EN = 0 ）
输出至输出扭曲
部分之间的偏移（旁路PLL &分）
周期到周期抖动
mV
V
ns
ps
1.2
3.0
3.3
7.0
150
1.5
100
ns
ns
ps
ns
ps
BYPASS=0
t
歪斜（ O）
t
歪斜（页）
t
JIT （ CC ）
4
rx
REV 。 P1.0.0
C
ONDITION
PLL锁定
rx
REV 。 P1.0.0
初步
XRK39653
3.3V ， 8输出的零延迟缓冲器
AC - C
极特
(V
CC
= 3.3 + 5%, T
A
= -40
°
C
TO
+85
°
C)
a
S
YMBOL
t
JIT （ PER ）
t
JIT （ I / O）
BW
P
ARAMETER
M
IN
T
YP
M
AX
100
25
÷ 4反馈
÷ 8反馈
45
50
0.8 - 4
0.5 - 1.3
55
10.0
100
1000
7
6
U
NIT
ps
ps
兆赫
兆赫
%
ms
ps
ns
ns
0.55 2.4V
PLL锁定
C
ONDITION
周期抖动
I / O相位抖动（ RMS）
PLL带宽
DC
t
LOCK
t
or
/t
of
t
PLZ ， HZ
t
PHZ ， LZ
输出占空比
最大PLL锁定时间
输出上升/下降时间
输出禁止时间
输出使能时间
a.
AC特点，适用于50Ω到V并行输出端接
TT
.
最大额定值
a
S
YMBOL
V
DD
V
IN
V
OUT
I
IN
I
OUT
T
S
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
储存温度
-65
特征
M
IN
-0.3
-0.3
-0.3
M
AX
3.9
V
DD
+0.3
V
DD
+0.3
+20
+50
125
U
NIT
V
V
V
mA
mA
°C
C
ONDITION
a.
绝对最大额定值连续超出其可能会损坏设备的最大值。
暴露于这些条件或条件以外的指示可能器件的可靠性产生不利影响。
一般特定网络阳离子
S
YMBOL
V
TT
MM
HBM
LU
C
IN
C
极特
输出端接电压
ESD保护（机器型号）
ESD保护（人体模型）
闭锁抗扰度
输入电容
200
2000
200
4.0
M
IN
T
YP
V
CC
÷2
M
AX
U
NIT
V
V
V
mA
pF
输入
C
ONDITION
5
QQ：2880707522 复制
