0
R
QPro XQ18V04军事4Mbit的ISP
配置闪存PROM
0
5
DS125 （ V1.0 ） 2003年12月16日
先期产品技术说明
特点
工作温度范围： -55 ° C至+ 125°C
低功耗的先进CMOS工艺的FLASH内存
细胞免疫静态单粒子翻转
在系统可编程3.3V PROM中的
赛灵思FPGA的配置
-
20,000编程/擦除周期耐力
IEEE 1149.1边界扫描（ JTAG ）支持
级联存储较长或多个比特流
双配置方式
-
-
串行慢/快配置（高达20 MHz ）
平行（高达160 Mbps的频率为20 MHz ）
描述
赛灵思推出QPro XQ18V04军用级的4Mbit
系统内可编程闪存配置PROM （见
图1）。
该XQ18V04是3.3V可擦写的PROM
提供了用于存储大Xil-一个可靠的非易失性方法
在系统中使用INX的FPGA配置比特流的
要求工作在整个军用温度范围。
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。一个简短的访问
上升CCLK时间后，数据可在PROM
数据（D0 ）引脚，其连接到FPGA
IN
引脚。该
FPGA中产生的时钟脉冲的适当数量
完成配置。当FPGA在从动
串行模式下， PROM和FPGA的时钟由
外部时钟。
当FPGA在SelectMAP模式（从站） ，外部
振荡器将生成的配置时钟驱动
将PROM和FPGA 。上升CCLK边缘，经过数据
可在PROM的数据（ D0 - D7 ）引脚。该数据将
被读入FPGA上的下一个上升沿
CCLK 。看
网络连接gure 3 。
多个设备可以通过使用总裁输出级联
用于驱动以下设备的CE输入。时钟
输入和所有PROM的数据输出在这条产业链的
相互关联的。该XQ18V04是兼容的，可以是
级联其它配置PROM如
XQR1701L和XQR17V16一次性可编程config-
uration PROM中。
CLK CE
OE /复位
5V容限I / O引脚接受5V ， 3.3V ， 2.5V和信号
3.3V或2.5V输出能力
可在塑料包装VQ44只
使用Xilinx Alliance系列和设计支持
赛灵思基础系列软件包
标准FPGA的JTAG命令启动
CON组fi guration
TCK
TMS
TDI
TDO
控制
和
JTAG
接口
数据
内存
地址
数据
串行
or
并行
接口
7
首席执行官
D0数据
（串行或并行
[快递/ SelectMAP ]模式）
D[1:7]
快速模式和
SelectMAP接口
CF
DS026_01_021000
图1：
XQ18V04系列框图
2001年至2003年的Xilinx ， Inc.保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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QPro XQ18V04军事4Mbit的ISP配置闪存PROM
R
Xilinx FPGA和PROM的兼容
表1：
FPGA配置存储需求
设备
XQV300
XQV600
XQV1000
XQ2V1000
XQ2V3000
XQ2V6000
CON组fi guration
位
1,751,808
3,607,968
6,127,744
3,752,736
9,594,656
19,759,904
XQ18V04
PROM的
1
1
2
1
3
5
当工作PROM串行悬空
模式。
快递/ SelectMAP模式类似于从串行
模式。数据逐个从PROM一个字节
每CCLK的而不是一个比特每CCLK周期。看
FPGA数据表的特殊配置
要求。
发起FPGA配置
该XQ18V04器件集成了引脚名为CF是
控制通过JTAG CONFIG指令。 Execut-
荷兰国际集团通过JTAG的CONFIG指令脉冲CF低
300到500纳秒，这将重置FPGA ，并开始CON-
成形。
在CF引脚必须连接到上的PROGRAM引脚
FPGA （ S）才能使用此功能。
赛灵思影响软件还可以发出一个JTAG CON-
图命令通过启动FPGA配置
"Load FPGA"设置。
容量
表2：
PROM存储容量
设备
XQ18V04
CON组fi guration位
4,194,304
选择配置模式
该XQ18V04容纳串行和并行的方法
的结构。配置模式可选
通过在XQ18V04设备中的用户控制寄存器。这
控制寄存器是通过JTAG访问，并使用设置
在"Parallel mode"设置在赛灵思的iMPACT软件。
串行输出是默认的编程模式。
连接配置PROM
当配置连接FPGA器件
PROM （见
图3）：
PROM的（多个）的数据输出（多个）驱动器为D
IN
领先的FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入（S ）
在主串并掌握PROM （S ）的
SelectMAP模式。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
所有PROM的OE / RESET输入是最好的驱动
领先的FPGA器件的INIT输出。这
连接可确保PROM的地址计数器
任何复位（重）配置开始前，甚至
当用V发起一个重新配置
CC
毛刺。
PROM的CE输入可以驱动从DONE引脚。
第一（或唯一）的PROM的CE的输入可以被驱动
由第一FPGA器件的DONE输出，提供
做完不会永久接地。 CE也可以
绑永久低，但这种保存数据
输出活跃，导致了不必要的电源
电流20 mA最大。
D1- D7保持在高阻抗状态，并且可以是
级联配置PROM
对于配置为一个串行菊花链或多个FPGA
单个FPGA需要在一个较大的配置存储器
串行或SelectMAP配置模式，级联的PROM
提供额外的内存（请参阅
图2）。
多种
XQ18V04设备可以通过使用总裁输出级联
放来驱动下游设备的CE输入。该
时钟输入端和所有XQ18V04数据输出
链中的设备相互连接。之后的最后一位
从第一PROM中被读取时，在下一个时钟信号输出到
PROM声称其CEO产量低和驱动它的数据线
到一个高阻抗状态。第二PROM识别
在低层次上的CE输入和启用其数据输出。
SEE
网络连接gure 3 。
配置完成后，所有的地址计数器后
如果PROM的OE / RESET引脚级联PROM的复位
变低。
2
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QPro XQ18V04军事4Mbit的ISP配置闪存PROM
VCC
VCCO
VCC
VCCO
VCC
4.7K
VCC
DIN
模式引脚*
DOUT
VCC
DIN
模式引脚*
VCC
VCCO
D0
VCC
VCCO
D0
赛灵思
FPGA
VCC
赛灵思
FPGA
SLAVE
串行
XQ18V04
级联
舞会
1
2
3
4
TDI
TMS
TCK
CLK
CE
首席执行官
OE /复位
CF
GND
TDO
GND
TDI
TMS
TCK
XQ18V04
第一次
舞会
CLK
CE
首席执行官
OE /复位
CF
TDO
主
串行
J1
TDI
TMS
TCK
TDO
**
CCLK
DONE
INIT
节目
TDI
TMS
TCK
TDO
CCLK
DONE
INIT
节目
TDI
TMS
TCK
TDO
*对于模式的引脚连接，请参考相应的FPGA数据手册。
**电阻值为300欧姆的Virtex和Virtex - E器件和4.7K欧姆的所有其他人。
DS026_08_120103
图2：
JTAG链在主串模式下配置设备
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QPro XQ18V04军事4Mbit的ISP配置闪存PROM
R
DOUT
可选
菊花链式
用的FPGA
不同
CON连接gurations
VCC
4.7K
VCC
可选
奴隶的FPGA
具有相同
CON连接gurations
VCCO
VCC
FPGA
模式*
**
VCC VCCO
数据
第一次
CLK
舞会
首席执行官
CE
OE /复位
CF
DIN
CCLK
DONE
INIT
节目
（低将地址指针复位）
数据
CLK
CE
OE /复位
CF
级联
舞会
*对于模式的引脚连接，请参考相应的FPGA数据手册。
**
电阻值为300欧姆的Virtex和Virtex - E器件和4.7K欧姆，所有其他
.
主串行模式
I / O *
I / O *
模式***
CS
写
1K
1K
V
CC
外部振荡器
3.3V
4.7K
XQ18V04
CLK
8
D[0:7]
CE
OE /复位
首席执行官
CF
V
CC
V
CCO
V
CC
V
CCO
VIRTEX
选择MAP
NC
忙
CCLK
PROGRAM D [ 0 ： 7 ]
DONE
INIT
**
* CS和WRITE必须拉低用作I / O。示出一个选项。
**
电阻值为300欧姆的Virtex和Virtex - E器件和4.7K欧姆的所有其他人。
***对于模式的引脚连接，请参考相应的FPGA数据手册。
的Virtex选择地图模式
要附加
可选
菊花链式
器件
V
CC
V
CC
4.7K
V
CC
V
CCO
D[0:7]
首席执行官
XQ18V04
CE
CF
程序中完成
INIT
CCLK
8
4.7K
V
CC
V
CCO
V
CC
M0
CS1
M1
DOUT
M0
CS1
M1
XQ4000XL
DOUT
可选
菊花链式
XQ4000XL
D[0:7]
D[0:7]
程序中完成
INIT
CCLK
要附加
可选
菊花链式
器件
OE /复位
CLK
外部振荡器
XQ4000XL快速模式
DS082_05_120103
图3：
（一）主串行模式（B ）的Virtex SelectMAP模式（ C） XQ4000XL快速模式
（虚线表示可选的连接）
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QPro XQ18V04军事4Mbit的ISP配置闪存PROM
国家无论OE输入的状态。 JTAG管脚
TMS，TDI和TDO可以是一个高阻抗状态或
高。看
表3中。
可承受5V的I / O
所述的I / O上的每个可再编程的PROM完全5V的容
erant甚至通过核心供电为3.3V 。这
允许5V CMOS信号直接连接到PROM中
输入而不损坏。此外， 3.3V的V
CC
动力
供应可在应用之前或之后5V的信号被施加
到I / O操作。在混合5V / 3.3V / 2.5V系统中，用户标签，
核心供电（V
CC
），并且输出电源
(V
CCO
）可以具有以任何顺序施加的功率。这使得
在PROM设备不受电源排序
问题。
客户控制位
该XQ18V04 PROM中具有不同的访问控制位
由客户。这些可以被设置后，该阵列已
使用“跳过用户阵”中的Xilinx的iMPACT编程软
洁具。 iMPACT软件中可以设置这些位使能
可选的JTAG读取的安全，并行配置模式，或
CF - >D4引脚功能。
重置激活
上电时， OE / RESET保持低电平，直到XQ18V04是
活性（1毫秒） ，并且能够接收后提供数据
CCLK脉冲从FPGA 。 OE / RESET连接到
外部电阻拉OE / RESET HIGH释放
FPGA INIT并允许配置开始。 OE / RESET
保持为低，直到XQ18V04电压达到operat-
荷兰国际集团的电压范围。如果电源低于2.0V时，
PROM将重置。 OE / RESET极性是不是可编
BLE 。看
图4
对电的需求。
3.6V
推荐工作范围
3.0V
推荐
伏
V
CCINT
上升
时间
待机模式
该PROM进入低功耗待机模式，只要CE
被置为高电平。输出保持在高阻抗
表3：
真值表的PROM控制输入
控制输入
OE /复位
高
低
高
低
CE
低
低
高
高
内部地址
0V
0毫秒1毫秒
时间（ms）
50ms
ds026_10_102303
图4：
V
CCINT
上电的要求
输出
数据
活跃
高-Z
高-Z
高-Z
高-Z
首席执行官
高
低
高
高
高
I
CC
活跃
减少
活跃
待机
待机
如果地址< TC
(1)
：增量
如果地址> TC
(1)
：不改
保持复位
保持复位
保持复位
注意事项：
1， TC =终端数=最高地址值。 TC + 1 = 0地址。
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先期产品技术说明
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5
7
0
R
QPro的Virtex 2.5V QML
高可靠性的FPGA
0
2
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初步产品规格
0.22
m
5层金属工艺
100 ％出厂测试
可用标准微电路图纸
-
-
-
-
5962-99572的XQV300
5962-99573的XQV600
5962-99574的XQV1000
联系哥伦布国防供应中心（ DSCC ）
为的更多信息
http://www.dscc.dla.mil
特点
认证MIL -PRF- 38535 （合格制造商
上市）
保证在整个军用温度范围内
（ -55 ° C至+ 125°C ）
陶瓷和塑料包装
速度快，高密度现场可编程门阵列
-
-
-
-
-
-
-
密度从100K到1M系统门
系统性能高达200 MHz
可热插拔的紧凑型PCI
16高性能接口标准
直接连接到ZBTRAM设备
四个专用延时锁定环（ DLL）的供
先进的时钟控制
四个主要的低偏移全局时钟分配
蚊帐，再加上24个二级全球网
的LUT可配置为16位的RAM ， 32位的RAM ，
16位双端口RAM ，或16位移位寄存器
可配置的同步双端口4K位
RAM的
快速接口，外接高性能的RAM
高速运算的专用进位逻辑
专用乘法器支持
梯级链宽输入功能
丰富的寄存器/锁存器与时钟使能，并
双同步/异步置位和复位
内部三态布辛
IEEE 1149.1边界扫描逻辑
模具温度感测装置
描述
该QPro 的Virtex FPGA系列提供高性
曼斯，高容量的可编程逻辑解决方案。 Dra-
马蒂奇增加了芯片效率的结果，从优化
对布局布线效率新的架构和
开拓进取的5层金属0.22
m
CMOS亲
塞斯。这些进展使QPro Virtex系列FPGA强大
和灵活的替代掩模编程的门阵列。
Virtex系列包括中显示的四位成员
表1中。
积累经验，从上一代获得
的FPGA ， Virtex系列代表了革命性的一步
转发在可编程逻辑设计。结合广
各种可编程系统的功能，丰富的层次
快速，灵活的互连资源和先进的工艺
技术， QPro Virtex系列提供了高速
和高容量的可编程逻辑解决方案，它
提高设计灵活性，同时降低时间将产品推向市场。
参阅
“的Virtex 2.5V现场可编程门
阵列“
商业数据表的详细信息
器件结构和时序规范。
多标准SelectI / O 接口
内置的时钟管理电路
分层存储系统
-
-
-
灵活的架构，兼顾速度和密度
-
-
-
-
-
-
-
支持FPGA基金会和联盟
开发系统
-
-
为统一库的完整支持，相关法
放置宏，设计经理
多种选择的PC和工作站平台
无限可重编程
四种编程模式
2001 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
基于SRAM的系统内配置
-
-
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初步产品规格
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QPro的Virtex 2.5V QML高可靠性的FPGA
表1：
QPro的Virtex现场可编程门阵列家族成员
设备
XQV100
XQV300
XQV600
XQV1000
系统门
108,904
322,970
661,111
1,124,022
CLB阵列
20 x 30
32 x 48
48 x 72
64 x 96
逻辑单元
2,700
6,912
15,552
27,648
最大
可用的I / O
180
316
316
404
块RAM位
40,960
65,536
98,304
131,072
Max选择
RAM位
38,400
98,304
221,184
393,216
R
的Virtex电气特性
根据初步的定性。进一步的变化预计不会。
所有规格均代表最坏情况下的电源电压和结温条件。参数
附带的是共同的流行设计，典型的应用程序。联系工厂设计需要考虑
更详细的信息。
的Virtex直流特性
绝对最大额定值
符号
V
CCINT
V
CCO
V
REF
V
IN(3)
V
TS
V
CC
T
英镑
T
J
电源电压相对于GND
电源电压相对于GND
输入参考电压
输入相对于电压GND
采用V
REF
内部阈值
电压施加到三态输出
最长的供电电压上升时间从1V至2.375V
存储温度（环境）
结温
陶瓷封装
塑料封装
描述
最小/最大
-0.5到3.0
-0.5到4.0
-0.5到3.6
-0.5到3.6
-0.5到5.5
-0.5到5.5
50
-65到+150
+150
+125
单位
V
V
V
V
V
V
ms
°C
°C
°C
注意事项：
1.强调超出上述绝对最大额定值可能会导致器件永久性损坏。这些都是强调
只有收视率，以及该设备的这些功能操作或超出下工作条件中列出的任何其它条件
是不是暗示。长期在绝对最大额定值条件下长时间可能会影响器件的可靠性。
2.电源可以以任何顺序开启。
3.对于长期的时段（例如，一天以上），V
IN
不应超过V
CCO
通过以上的3.6V 。
2
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初步产品规格
R
QPro的Virtex 2.5V QML高可靠性的FPGA
推荐工作条件
符号
V
CCINT
V
CCO
T
IN
T
IC
描述
电源电压相对于GND ，T
C
= -55 ° C至+ 125°C
电源电压相对于GND ，T
J
= -55 ° C至+ 125°C
电源电压相对于GND ，T
C
= -55 ° C至+ 125°C
电源电压相对于GND ，T
J
= -55 ° C至+ 125°C
输入信号转换时间
初始化温度范围
(4)
XQVR300
XQVR600
XQVR1000
T
OC
工作温度范围
(5)
XQVR300
XQVR600
XQVR1000
陶瓷封装
塑料封装
陶瓷封装
塑料封装
民
2.5 – 5%
2.5 – 5%
1.2
1.2
-
–55
–55
–40
–55
–55
–55
最大
2.5 + 5%
2.5 + 5%
3.6
3.6
250
+125
+125
+125
+125
+125
+125
单位
V
V
V
V
ns
°C
°C
°C
°C
°C
°C
注意事项：
1，正确的操作是保证以最小的V
CCINT
2.25V （标称值V
CCINT
- 10％）。下面如上所述的最小值
每个50毫伏降低V的所有延时参数增加3 ％
CCINT
低于规定范围。
2.在结温高于列为工作条件，所有延误每0.35％的增幅参数
°
C.
3.输入和输出测量门槛V 50 ％
CC
.
4.初始化时从V的时刻
CC
斜坡上升到INIT引脚的上升转变。
5.该设备的操作后， INIT引脚已经转变高。
直流特性在推荐工作条件
符号
V
DRINT
V
DRIO
I
CCINTQ
描述
数据保留V
CCINT
电压
（低于该配置数据可以是丢失）
数据保留V
CCO
电压
（低于该配置数据可以是丢失）
静态V
CCINT
电源电流
(1)
设备
所有
所有
XQV100
XQV300
XQV600
XQV1000
I
CCOQ
静态V
CCINT
电源电流
(1)
XQV100
XQV300
XQV600
XQV1000
I
REF
I
L
C
IN
I
RPU
I
RPD
V
REF
目前每V
REF
针
输入或输出漏电流
输入电容（样品测试）
键盘的上拉（选择时）在V
IN
= 0V, V
CCO
= 3.3V （样品测试）
垫下拉（选择时）在V
IN
= 3.6V （样品测试）
-
-
-
-
-
民
2.0
1.2
-
-
-
-
-
-
-
-
-
–10
-
(2)
(2)
最大
-
-
50
75
100
100
2
2
2
2
20
+10
8
0.25
0.15
单位
V
V
mA
mA
mA
mA
mA
mA
mA
mA
A
A
pF
mA
mA
注意事项：
1.无输出电流负载，没有激活的输入上拉电阻，所有的I / O引脚处于高阻态和浮动。
2.内部上拉和下拉电阻保证有效的逻辑电平在未连接的输入引脚。这些上拉和下拉电阻
不保证有效逻辑电平，当输入管脚连接到其它电路。
DS002 （ V1.5 ） 2001年12月5日
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QPro的Virtex 2.5V QML高可靠性的FPGA
R
DC输入和输出电平
值V
IL
和V
IH
被推荐的输入电压。
值我
OL
我
OH
可以保证输出电流超过
在V推荐工作条件
OL
和V
OH
测试点。只有选定的标准进行测试。这些都是
输入/输出
标准
LVTTL
(1)
LVCMOS2
PCI ， 3.3V
PCI ， 5.0V
GTL
GTL +
HSTL I
HSTL III
HSTL IV
SSTL3我
SSTL3 II
SSTL2我
SSTL2 II
CTT
AGP
V
IL
五，分
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
V，最大
0.8
0.7
44% V
CCINT
0.8
V
REF
– 0.05
V
REF
– 0.1
V
REF
– 0.1
V
REF
– 0.1
V
REF
– 0.1
V
REF
– 0.2
V
REF
– 0.2
V
REF
– 0.2
V
REF
– 0.2
V
REF
– 0.2
V
REF
– 0.2
五，分
2.0
1.7
60% V
CCINT
2.0
V
REF
+ 0.05
V
REF
+ 0.1
V
REF
+ 0.1
V
REF
+ 0.1
V
REF
+ 0.1
V
REF
+ 0.2
V
REF
+ 0.2
V
REF
+ 0.2
V
REF
+ 0.2
V
REF
+ 0.2
V
REF
+ 0.2
V
IH
V，最大
5.5
5.5
V
CCO
+ 0.5
5.5
3.6
3.6
3.6
3.6
3.6
3.6
3.6
3.6
3.6
3.6
3.6
选择以确保所有符合标准的规范
系统蒸发散。所选择的标准是在最小V测试
CCO
与各V
OL
和V
OH
示出电压电平。
其它标准样品进行测试。
V
OL
V，最大
0.4
0.4
10% V
CCO
0.55
0.4
0.6
0.4
0.4
0.4
V
REF
– 0.6
V
REF
– 0.8
V
REF
– 0.65
V
REF
– 0.80
V
REF
– 0.4
10% V
CCO
V
OH
五，分
2.4
1.9
90% V
CCO
2.4
不适用
不适用
V
CCO
– 0.4
V
CCO
– 0.4
V
CCO
– 0.4
V
REF
+ 0.6
V
REF
+ 0.8
V
REF
+ 0.65
V
REF
+ 0.80
V
REF
+ 0.4
90% V
CCO
I
OL
mA
24
12
(2)
(2)
I
OH
mA
–24
–12
(2)
(2)
40
36
8
24
48
8
16
7.6
15.2
8
(2)
不适用
不适用
-8
–8
–8
–8
–16
–7.6
–15.2
–8
(2)
注意事项：
1. V
OL
和V
OH
较低的驱动电流采样测试。
2，根据相关规范测试。
4
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R
QPro的Virtex 2.5V QML高可靠性的FPGA
的Virtex开关特性
切换参数进行测试后，测试是模仿
通过MIL - M-六百〇五分之三万八千五百十指定的方法。所有器件都
100％的功能测试。内部时序参数
来自测量内部测试图案。下面列出
有代表性的值。为更具体，更精确，
而最坏情况下保证数据的使用报告中的值
通过在赛灵思开发的静态时序分析器（ TRCE
换货系统）和背面标注的仿真网表。
所有时序参数假定的最坏情况运行情况
行动（电源电压和结温） 。值
适用于所有的Virtex器件，除非另有说明。
IOB输入开关特性
与垫相关的输入延迟指定
LVTTL电平。对于其它标准，调整与延迟
中所示的值
＆ QUOT ; IOB输入开关特性
标准Adjustments"第6页。
速度等级
-4
符号
传播延迟
描述
设备
民
最大
单位
T
IOPI
T
IOPID
垫I输出，无延时
垫I输出，带延时
所有
XQV100
XQV300
XQV600
XQV1000
-
-
-
-
-
-
-
-
-
-
1.0
1.9
1.9
2.3
2.7
2.0
4.8
5.1
5.5
5.9
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
T
IOPLI
T
IOPLID
垫通过透明锁存器，输出智商无
延迟
通过透明锁存器，用键盘输出智商
延迟
所有
XQV100
XQV300
XQV600
XQV1000
时序延迟
T
IOCKIQ
T
IOPICK
/ T
IOICKP
T
IOPICKD
/ T
IOICKPD
T
IOICECK
/ T
IOCKICE
T
IOSRCKI
/ T
IOCKISR
置位/复位延迟
时钟CLK输出智商
所有
-
0.8
ns
建立和保持时间相对于时钟CLK
建立时间/保持时间
垫，没有延迟
垫，带延时
ICE输入
SR输入（ IFF ，同步）
所有
所有
所有
所有
2.0 / 0
5.0 / 0
1.0 / 0
1.3 / 0
-
-
-
-
ns
ns
ns
ns
T
IOSRIQ
T
GSRQ
SR输入到IQ （异步）
GSR输出智商
所有
所有
-
-
1.8
12.5
ns
ns
注意事项：
1.一个“0 ”时间在列表中表示没有时间或负的时间。负值不能保证“最佳案例” ，
但是，如果“0”被列出，没有积极的保持时间。
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QPro的Virtex 2.5V QML
高可靠性的FPGA
0
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0.22
m
5层金属工艺
100 ％出厂测试
可用标准微电路图纸
-
-
-
-
5962-99572的XQV300
5962-99573的XQV600
5962-99574的XQV1000
联系哥伦布国防供应中心（ DSCC ）
为的更多信息
http://www.dscc.dla.mil
特点
认证MIL -PRF- 38535 （合格制造商
上市）
保证在整个军用温度范围内
（ -55 ° C至+ 125°C ）
陶瓷和塑料包装
速度快，高密度现场可编程门阵列
-
-
-
-
-
-
-
密度从100K到1M系统门
系统性能高达200 MHz
可热插拔的紧凑型PCI
16高性能接口标准
直接连接到ZBTRAM设备
四个专用延时锁定环（ DLL）的供
先进的时钟控制
四个主要的低偏移全局时钟分配
蚊帐，再加上24个二级全球网
的LUT可配置为16位的RAM ， 32位的RAM ，
16位双端口RAM ，或16位移位寄存器
可配置的同步双端口4K位
RAM的
快速接口，外接高性能的RAM
高速运算的专用进位逻辑
专用乘法器支持
梯级链宽输入功能
丰富的寄存器/锁存器与时钟使能，并
双同步/异步置位和复位
内部三态布辛
IEEE 1149.1边界扫描逻辑
模具温度感测装置
描述
该QPro 的Virtex FPGA系列提供高性
曼斯，高容量的可编程逻辑解决方案。 Dra-
马蒂奇增加了芯片效率的结果，从优化
对布局布线效率新的架构和
开拓进取的5层金属0.22
m
CMOS亲
塞斯。这些进展使QPro Virtex系列FPGA强大
和灵活的替代掩模编程的门阵列。
Virtex系列包括中显示的四位成员
表1中。
积累经验，从上一代获得
的FPGA ， Virtex系列代表了革命性的一步
转发在可编程逻辑设计。结合广
各种可编程系统的功能，丰富的层次
快速，灵活的互连资源和先进的工艺
技术， QPro Virtex系列提供了高速
和高容量的可编程逻辑解决方案，它
提高设计灵活性，同时降低时间将产品推向市场。
参阅
“的Virtex 2.5V现场可编程门
阵列“
商业数据表的详细信息
器件结构和时序规范。
多标准SelectI / O 接口
内置的时钟管理电路
分层存储系统
-
-
-
灵活的架构，兼顾速度和密度
-
-
-
-
-
-
-
支持FPGA基金会和联盟
开发系统
-
-
为统一库的完整支持，相关法
放置宏，设计经理
多种选择的PC和工作站平台
无限可重编程
四种编程模式
2001 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
基于SRAM的系统内配置
-
-
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QPro的Virtex 2.5V QML高可靠性的FPGA
表1：
QPro的Virtex现场可编程门阵列家族成员
设备
XQV100
XQV300
XQV600
XQV1000
系统门
108,904
322,970
661,111
1,124,022
CLB阵列
20 x 30
32 x 48
48 x 72
64 x 96
逻辑单元
2,700
6,912
15,552
27,648
最大
可用的I / O
180
316
316
404
块RAM位
40,960
65,536
98,304
131,072
Max选择
RAM位
38,400
98,304
221,184
393,216
R
的Virtex电气特性
根据初步的定性。进一步的变化预计不会。
所有规格均代表最坏情况下的电源电压和结温条件。参数
附带的是共同的流行设计，典型的应用程序。联系工厂设计需要考虑
更详细的信息。
的Virtex直流特性
绝对最大额定值
符号
V
CCINT
V
CCO
V
REF
V
IN(3)
V
TS
V
CC
T
英镑
T
J
电源电压相对于GND
电源电压相对于GND
输入参考电压
输入相对于电压GND
采用V
REF
内部阈值
电压施加到三态输出
最长的供电电压上升时间从1V至2.375V
存储温度（环境）
结温
陶瓷封装
塑料封装
描述
最小/最大
-0.5到3.0
-0.5到4.0
-0.5到3.6
-0.5到3.6
-0.5到5.5
-0.5到5.5
50
-65到+150
+150
+125
单位
V
V
V
V
V
V
ms
°C
°C
°C
注意事项：
1.强调超出上述绝对最大额定值可能会导致器件永久性损坏。这些都是强调
只有收视率，以及该设备的这些功能操作或超出下工作条件中列出的任何其它条件
是不是暗示。长期在绝对最大额定值条件下长时间可能会影响器件的可靠性。
2.电源可以以任何顺序开启。
3.对于长期的时段（例如，一天以上），V
IN
不应超过V
CCO
通过以上的3.6V 。
2
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推荐工作条件
符号
V
CCINT
V
CCO
T
IN
T
IC
描述
电源电压相对于GND ，T
C
= -55 ° C至+ 125°C
电源电压相对于GND ，T
J
= -55 ° C至+ 125°C
电源电压相对于GND ，T
C
= -55 ° C至+ 125°C
电源电压相对于GND ，T
J
= -55 ° C至+ 125°C
输入信号转换时间
初始化温度范围
(4)
XQVR300
XQVR600
XQVR1000
T
OC
工作温度范围
(5)
XQVR300
XQVR600
XQVR1000
陶瓷封装
塑料封装
陶瓷封装
塑料封装
民
2.5 – 5%
2.5 – 5%
1.2
1.2
-
–55
–55
–40
–55
–55
–55
最大
2.5 + 5%
2.5 + 5%
3.6
3.6
250
+125
+125
+125
+125
+125
+125
单位
V
V
V
V
ns
°C
°C
°C
°C
°C
°C
注意事项：
1，正确的操作是保证以最小的V
CCINT
2.25V （标称值V
CCINT
- 10％）。下面如上所述的最小值
每个50毫伏降低V的所有延时参数增加3 ％
CCINT
低于规定范围。
2.在结温高于列为工作条件，所有延误每0.35％的增幅参数
°
C.
3.输入和输出测量门槛V 50 ％
CC
.
4.初始化时从V的时刻
CC
斜坡上升到INIT引脚的上升转变。
5.该设备的操作后， INIT引脚已经转变高。
直流特性在推荐工作条件
符号
V
DRINT
V
DRIO
I
CCINTQ
描述
数据保留V
CCINT
电压
（低于该配置数据可以是丢失）
数据保留V
CCO
电压
（低于该配置数据可以是丢失）
静态V
CCINT
电源电流
(1)
设备
所有
所有
XQV100
XQV300
XQV600
XQV1000
I
CCOQ
静态V
CCINT
电源电流
(1)
XQV100
XQV300
XQV600
XQV1000
I
REF
I
L
C
IN
I
RPU
I
RPD
V
REF
目前每V
REF
针
输入或输出漏电流
输入电容（样品测试）
键盘的上拉（选择时）在V
IN
= 0V, V
CCO
= 3.3V （样品测试）
垫下拉（选择时）在V
IN
= 3.6V （样品测试）
-
-
-
-
-
民
2.0
1.2
-
-
-
-
-
-
-
-
-
–10
-
(2)
(2)
最大
-
-
50
75
100
100
2
2
2
2
20
+10
8
0.25
0.15
单位
V
V
mA
mA
mA
mA
mA
mA
mA
mA
A
A
pF
mA
mA
注意事项：
1.无输出电流负载，没有激活的输入上拉电阻，所有的I / O引脚处于高阻态和浮动。
2.内部上拉和下拉电阻保证有效的逻辑电平在未连接的输入引脚。这些上拉和下拉电阻
不保证有效逻辑电平，当输入管脚连接到其它电路。
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DC输入和输出电平
值V
IL
和V
IH
被推荐的输入电压。
值我
OL
我
OH
可以保证输出电流超过
在V推荐工作条件
OL
和V
OH
测试点。只有选定的标准进行测试。这些都是
输入/输出
标准
LVTTL
(1)
LVCMOS2
PCI ， 3.3V
PCI ， 5.0V
GTL
GTL +
HSTL I
HSTL III
HSTL IV
SSTL3我
SSTL3 II
SSTL2我
SSTL2 II
CTT
AGP
V
IL
五，分
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
V，最大
0.8
0.7
44% V
CCINT
0.8
V
REF
– 0.05
V
REF
– 0.1
V
REF
– 0.1
V
REF
– 0.1
V
REF
– 0.1
V
REF
– 0.2
V
REF
– 0.2
V
REF
– 0.2
V
REF
– 0.2
V
REF
– 0.2
V
REF
– 0.2
五，分
2.0
1.7
60% V
CCINT
2.0
V
REF
+ 0.05
V
REF
+ 0.1
V
REF
+ 0.1
V
REF
+ 0.1
V
REF
+ 0.1
V
REF
+ 0.2
V
REF
+ 0.2
V
REF
+ 0.2
V
REF
+ 0.2
V
REF
+ 0.2
V
REF
+ 0.2
V
IH
V，最大
5.5
5.5
V
CCO
+ 0.5
5.5
3.6
3.6
3.6
3.6
3.6
3.6
3.6
3.6
3.6
3.6
3.6
选择以确保所有符合标准的规范
系统蒸发散。所选择的标准是在最小V测试
CCO
与各V
OL
和V
OH
示出电压电平。
其它标准样品进行测试。
V
OL
V，最大
0.4
0.4
10% V
CCO
0.55
0.4
0.6
0.4
0.4
0.4
V
REF
– 0.6
V
REF
– 0.8
V
REF
– 0.65
V
REF
– 0.80
V
REF
– 0.4
10% V
CCO
V
OH
五，分
2.4
1.9
90% V
CCO
2.4
不适用
不适用
V
CCO
– 0.4
V
CCO
– 0.4
V
CCO
– 0.4
V
REF
+ 0.6
V
REF
+ 0.8
V
REF
+ 0.65
V
REF
+ 0.80
V
REF
+ 0.4
90% V
CCO
I
OL
mA
24
12
(2)
(2)
I
OH
mA
–24
–12
(2)
(2)
40
36
8
24
48
8
16
7.6
15.2
8
(2)
不适用
不适用
-8
–8
–8
–8
–16
–7.6
–15.2
–8
(2)
注意事项：
1. V
OL
和V
OH
较低的驱动电流采样测试。
2，根据相关规范测试。
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的Virtex开关特性
切换参数进行测试后，测试是模仿
通过MIL - M-六百〇五分之三万八千五百十指定的方法。所有器件都
100％的功能测试。内部时序参数
来自测量内部测试图案。下面列出
有代表性的值。为更具体，更精确，
而最坏情况下保证数据的使用报告中的值
通过在赛灵思开发的静态时序分析器（ TRCE
换货系统）和背面标注的仿真网表。
所有时序参数假定的最坏情况运行情况
行动（电源电压和结温） 。值
适用于所有的Virtex器件，除非另有说明。
IOB输入开关特性
与垫相关的输入延迟指定
LVTTL电平。对于其它标准，调整与延迟
中所示的值
＆ QUOT ; IOB输入开关特性
标准Adjustments"第6页。
速度等级
-4
符号
传播延迟
描述
设备
民
最大
单位
T
IOPI
T
IOPID
垫I输出，无延时
垫I输出，带延时
所有
XQV100
XQV300
XQV600
XQV1000
-
-
-
-
-
-
-
-
-
-
1.0
1.9
1.9
2.3
2.7
2.0
4.8
5.1
5.5
5.9
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
T
IOPLI
T
IOPLID
垫通过透明锁存器，输出智商无
延迟
通过透明锁存器，用键盘输出智商
延迟
所有
XQV100
XQV300
XQV600
XQV1000
时序延迟
T
IOCKIQ
T
IOPICK
/ T
IOICKP
T
IOPICKD
/ T
IOICKPD
T
IOICECK
/ T
IOCKICE
T
IOSRCKI
/ T
IOCKISR
置位/复位延迟
时钟CLK输出智商
所有
-
0.8
ns
建立和保持时间相对于时钟CLK
建立时间/保持时间
垫，没有延迟
垫，带延时
ICE输入
SR输入（ IFF ，同步）
所有
所有
所有
所有
2.0 / 0
5.0 / 0
1.0 / 0
1.3 / 0
-
-
-
-
ns
ns
ns
ns
T
IOSRIQ
T
GSRQ
SR输入到IQ （异步）
GSR输出智商
所有
所有
-
-
1.8
12.5
ns
ns
注意事项：
1.一个“0 ”时间在列表中表示没有时间或负的时间。负值不能保证“最佳案例” ，
但是，如果“0”被列出，没有积极的保持时间。
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