0
R
QPro XQ18V04 （ XQR18V04 ） QML
在系统可编程
配置PROM
5
DS082 （ V1.2 ） 2001年11月5日
0
初步产品规格
特点
在系统可编程3.3V PROM中的
赛灵思FPGA的配置
-
-
2000编程/擦除周期耐力
编程/擦除在整个军用温度范围
辐射Hardenned XQR18V04
制作在外延衬底
闭锁免疫到>120 LET
保证40拉德TID （SI ）
支持SEU洗涤
IEEE 1149.1边界扫描（ JTAG ）支持
级联存储较长或多个比特流
双配置方式
-
-
串行慢/快配置（最多33兆赫）
平行（高达264 Mbps的在33兆赫）
描述
赛灵思推出QPro XQ18V04和XQR18V04
QML系列在系统可编程和辐射硬
ened配置PROM 。在这个3.3V FAM-初始设备
随手是一个4兆PROM中，提供了一个易于使用，
具有成本效益的方法，用于重新编程和存储大量
赛灵思FPGA配置比特流。
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。一个简短的访问
上升CCLK时间后，数据可在PROM
数据（D0 ）引脚，其连接到FPGA
IN
引脚。该
FPGA中产生的时钟脉冲的适当数量
完成配置。当FPGA在从动
串行模式下， PROM和FPGA的时钟由
外部时钟。
当FPGA是在高速或SelectMAP模式，一个
外部振荡器会产生配置时钟
驱动PROM和FPGA中。后上升CCLK
边缘，数据可在PROM的数据（ D0 - D7 ）引脚。
的数据将被读入的FPGA上的以下利培
荷兰国际集团的CCLK的边缘。无论是快递也SelectMAP泌尿道感染
利泽一个长度计数，所以一个自由运行的振荡器可以是
使用。看
图6 。
OE /复位
低功耗的先进CMOS工艺的FLASH
5V容限I / O引脚接受5V ， 3.3V和2.5V的信号。
3.3V或2.5V输出能力
可在CC44和VQ44包。
利用赛灵思联盟和设计支持
FOUNDATION系列软件的软件包。
标准FPGA的JTAG命令启动
配置。
可用标准微电路图纸
5962-01525.
-
欲了解更多信息，请联系国防供应
哥伦布中心（ DSCC ）在
http://www.dscc.dla.mil
CLK CE
TCK
TMS
TDI
TDO
控制
和
JTAG
接口
数据
内存
地址
数据
串行
or
并行
接口
7
首席执行官
D0数据
（串行或并行
[快递/ SelectMAP ]模式）
D[1:7]
快速模式和
SelectMAP接口
CF
DS026_01_021000
图1：
XQ18V04系列框图
2001 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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初步产品规格
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1
QPro XQ18V04 （ XQR18V04 ） QML在系统可编程配置PROM
多个设备可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
R
链是相互关联的。所有设备都兼容，
可以与家庭的或与其它部件进行级联
在XC1700L一次性可编程串行PROM家庭。
引脚排列和引脚说明
表1：
引脚名称和描述（未上市引脚“无连接” ）
针
名字
D0
边界
扫描
订单
4
3
D1
6
5
D2
2
1
D3
8
7
D4
24
23
D5
10
9
D6
17
16
D7
14
13
CLK
OE /
RESET
0
20
19
18
CE
15
44-pin
功能
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
DATA IN
DATA IN
数据输出
产量
启用
DATA IN
在CLK输入的每个上升沿递增内部
地址计数器如果两个CE为低和OE / RESET为高。
当低，该输入保存的地址计数器复位，
的数据输出是在高阻抗状态。这是一个
双向开漏引脚保持为低电平，当
PROM复位。极性是不可编程的。
当CE为高电平时，此引脚使器件进入待机状态
模式并复位地址计数器。的数据输出引脚
处于高阻抗状态，并且设备处于低功耗
待机模式。
43
13
5
19
19
25
14
20
25
31
9
15
27
33
引脚说明
D0是数据输出引脚提供用于配置数据
FPGA串行模式。
VQFP
40
44-pin
CLCC
2
D0-D7是输出引脚，以提供并行数据。
在快速配置Xilinx的FPGA / SelectMAP模式。
29
35
42
4
15
21
2
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初步产品规格
R
QPro XQ18V04 （ XQR18V04 ） QML在系统可编程配置PROM
表1：
引脚名称和描述（未上市引脚“无连接” ）
（续）
针
名字
CF
边界
扫描
订单
22
21
44-pin
功能
数据输出
产量
启用
数据输出
产量
启用
引脚说明
允许JTAG CONFIG指令来启动FPGA
配置而不FPGA断电。这是一
这是脉冲低的JTAG CONFIG漏极开路输出
命令。
芯片使能输出（ CEO）连接的CE输入
在链中的下一个PROM 。该输出为低电平时， CE是
低和OE / RESET输入为高电平时，与该内部
地址计数器被增加超出其
终端计数（ TC）值。当OE / RESET变低，
CEO居高不下，直到PROM被带出复位
把OE / RESET高。
GND是接地连接。
VQFP
10
44-pin
CLCC
16
首席执行官
13
14
21
27
GND
6, 18,
28 &
41
5
3, 12,
24 &
34
11
TMS
模式选择
TMS在TCK的上升沿的状态决定
状态转换的测试访问端口（ TAP）控制器。
TMS内部有一个50K欧姆电阻上拉至
提供逻辑"1"的设备，如果该引脚没有驱动。
该引脚为JTAG测试时钟。该序列的咨询
控制器和所有的JTAG测试和编程
电子产品。
该引脚为串行输入到所有JTAG指令和数据
寄存器。 TDI在内部有一个50K欧姆的电阻上拉
它提供一个逻辑"1"至系统，如果该引脚不被驱动。
该引脚用于JTAG的所有指令和数据的串行输出
寄存器。 TDO在内部有一个50K欧姆的电阻上拉
它提供一个逻辑"1"至系统，如果该引脚不被驱动。
正3.3V电源电压为内部逻辑和输入
缓冲区。
正面的3.3V或2.5V的电源电压连接到
输出电压驱动器。
TCK
时钟
7
13
TDI
DATA IN
3
9
TDO
数据输出
31
37
V
CC
V
CCO
17, 35
＆放大器; 38
8, 16,
26 &
36
23, 41
＆放大器; 44
14, 22,
32 &
42
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QPro XQ18V04 （ XQR18V04 ） QML在系统可编程配置PROM
R
Xilinx FPGA和PROM的兼容
设备
XQV100
XQV(R)300
XQV(R)600
XQV(R)1000
XQV(R)600E
XQV(R)1000E
XQV(R)2000E
CON组fi guration
位
781,216
1,751,808
3,607,968
6,127,744
3,961,632
6,587,520
10,159,648
XQ(R)18VO4
PROM的
1
1
1
2
1
2
3
在系统编程
在系统可编程的PROM可编程indi-
vidually ，或两个或更多可以菊花链连接在一起，
通过标准的4针JTAG原型在系统编程
山坳所示
图2中。
在系统编程报价
快速，高效的设计迭代，并消除避孕
埃森包处理和管座。赛灵思
开发系统提供的编程数据
序列或者使用赛灵思JTAG编程软件
并通过下载电缆，第三方JTAG开发系
统，一个JTAG兼容的电路板测试仪，或一个简单的微处理器的
处理器接口，模拟的JTAG指令
序列。该JTAG编程软件还输出
串行矢量格式（ SVF ）文件的任何工具的使用
接受SVF格式和自动测试设备。
所有输出都保持在高阻抗状态，或举行
在系统内编程钳位电平。
容量
器件
XQ(R)18V04
CON组fi guration位
4,194,304
OE /复位
该ISP编程算法要求签发的
复位，将导致OE变低。
外部编程
赛灵思可重新编程的PROM ，也可以通过编程
赛灵思HW- 130器件编程器。这提供了
使用板预编程的器件增加了灵活性
设计和边界扫描的制造工具，具有一
在系统可编程选项，为未来的增强功能
和设计变更。
可靠性和耐用性
赛灵思在系统可编程产品提供了瓜拉尼
2000开球耐力水平在系统编程/擦除
周期和十年最低的数据保留。每
器件满足所有的功能，性能和数据保留
在此忍耐极限规格。
设计安全性
赛灵思在系统可编程PROM器件其纳入
率先进的数据安全保护功能，充分保障了亲
编程数据不被非法读取。
表2
显示了安全设置可用。
所读取的安全位可以由用户来防止被设置
被读取或通过复制内部编程模式
JTAG 。当设置，它允许设备擦除。删除整个
设备重置读安全位的唯一途径。
表2：
数据安全选项
默认值=重置
允许阅读
编程/擦除允许
SET
读通过JTAG抑制的
擦除允许
4
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初步产品规格
R
QPro XQ18V04 （ XQR18V04 ） QML在系统可编程配置PROM
V
CC
GND
(a)
(b)
DS026_02_011100
图2：
在系统编程操作（a ）焊接设备到PCB及（b ）计划使用下载电缆
IEEE 1149.1边界扫描（ JTAG ）
该XQ （R ） 18V04系列完全符合IEEE标准。
1149.1边界扫描，也称为JTAG 。的检验
访问端口（TAP）和寄存器被设置为支持所有
需要边界扫描指令，以及许多的
由IEEE标准规定的可选说明。 1149.1 。此外
化， JTAG接口用于实现在系统亲
编程（ ISP），以便利的配置，擦除，并
在XQ （ R） 18V04设备上验证操作。
表3
列出了必需的和可选的边界扫描
在XQ （R） - 18V04支持的指令。参阅
IEEE标准。 1149.1规范的完整描述
边界扫描体系结构和必需和可选
指令。
表3：
边界扫描指令
边界扫描
命令
二进制
代码[ 7 ： 0 ]
描述
需要说明
绕行
采样/
PRELOAD
EXTEST
11111111
00000001
启用旁路
使边界扫描
采样/预
手术
使边界扫描
EXTEST操作
00000000
选购指导
钳
高阻
11111010
11111100
使边界扫描
CLAMP操作
在所有输出
高阻抗状态
同时
启用移出
32位IDCODE
启用移出
32位USERCODE
IDCODE
USERCODE
11111110
11111101
XQ （R ） 18V04具体说明
CONFIG
11101110
同修FPGA
通过脉冲配置
CF引脚为低电平
DS082 （ V1.2 ） 2001年11月5日
初步产品规格
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5
0
R
QPro XQ18V04 （ XQR18V04 ） QML
在系统可编程
配置PROM
5
DS082 （ V1.2 ） 2001年11月5日
0
初步产品规格
特点
在系统可编程3.3V PROM中的
赛灵思FPGA的配置
-
-
2000编程/擦除周期耐力
编程/擦除在整个军用温度范围
辐射Hardenned XQR18V04
制作在外延衬底
闭锁免疫到>120 LET
保证40拉德TID （SI ）
支持SEU洗涤
IEEE 1149.1边界扫描（ JTAG ）支持
级联存储较长或多个比特流
双配置方式
-
-
串行慢/快配置（最多33兆赫）
平行（高达264 Mbps的在33兆赫）
描述
赛灵思推出QPro XQ18V04和XQR18V04
QML系列在系统可编程和辐射硬
ened配置PROM 。在这个3.3V FAM-初始设备
随手是一个4兆PROM中，提供了一个易于使用，
具有成本效益的方法，用于重新编程和存储大量
赛灵思FPGA配置比特流。
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。一个简短的访问
上升CCLK时间后，数据可在PROM
数据（D0 ）引脚，其连接到FPGA
IN
引脚。该
FPGA中产生的时钟脉冲的适当数量
完成配置。当FPGA在从动
串行模式下， PROM和FPGA的时钟由
外部时钟。
当FPGA是在高速或SelectMAP模式，一个
外部振荡器会产生配置时钟
驱动PROM和FPGA中。后上升CCLK
边缘，数据可在PROM的数据（ D0 - D7 ）引脚。
的数据将被读入的FPGA上的以下利培
荷兰国际集团的CCLK的边缘。无论是快递也SelectMAP泌尿道感染
利泽一个长度计数，所以一个自由运行的振荡器可以是
使用。看
图6 。
OE /复位
低功耗的先进CMOS工艺的FLASH
5V容限I / O引脚接受5V ， 3.3V和2.5V的信号。
3.3V或2.5V输出能力
可在CC44和VQ44包。
利用赛灵思联盟和设计支持
FOUNDATION系列软件的软件包。
标准FPGA的JTAG命令启动
配置。
可用标准微电路图纸
5962-01525.
-
欲了解更多信息，请联系国防供应
哥伦布中心（ DSCC ）在
http://www.dscc.dla.mil
CLK CE
TCK
TMS
TDI
TDO
控制
和
JTAG
接口
数据
内存
地址
数据
串行
or
并行
接口
7
首席执行官
D0数据
（串行或并行
[快递/ SelectMAP ]模式）
D[1:7]
快速模式和
SelectMAP接口
CF
DS026_01_021000
图1：
XQ18V04系列框图
2001 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS082 （ V1.2 ） 2001年11月5日
初步产品规格
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1-800-255-7778
1
QPro XQ18V04 （ XQR18V04 ） QML在系统可编程配置PROM
多个设备可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
R
链是相互关联的。所有设备都兼容，
可以与家庭的或与其它部件进行级联
在XC1700L一次性可编程串行PROM家庭。
引脚排列和引脚说明
表1：
引脚名称和描述（未上市引脚“无连接” ）
针
名字
D0
边界
扫描
订单
4
3
D1
6
5
D2
2
1
D3
8
7
D4
24
23
D5
10
9
D6
17
16
D7
14
13
CLK
OE /
RESET
0
20
19
18
CE
15
44-pin
功能
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
DATA IN
DATA IN
数据输出
产量
启用
DATA IN
在CLK输入的每个上升沿递增内部
地址计数器如果两个CE为低和OE / RESET为高。
当低，该输入保存的地址计数器复位，
的数据输出是在高阻抗状态。这是一个
双向开漏引脚保持为低电平，当
PROM复位。极性是不可编程的。
当CE为高电平时，此引脚使器件进入待机状态
模式并复位地址计数器。的数据输出引脚
处于高阻抗状态，并且设备处于低功耗
待机模式。
43
13
5
19
19
25
14
20
25
31
9
15
27
33
引脚说明
D0是数据输出引脚提供用于配置数据
FPGA串行模式。
VQFP
40
44-pin
CLCC
2
D0-D7是输出引脚，以提供并行数据。
在快速配置Xilinx的FPGA / SelectMAP模式。
29
35
42
4
15
21
2
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初步产品规格
R
QPro XQ18V04 （ XQR18V04 ） QML在系统可编程配置PROM
表1：
引脚名称和描述（未上市引脚“无连接” ）
（续）
针
名字
CF
边界
扫描
订单
22
21
44-pin
功能
数据输出
产量
启用
数据输出
产量
启用
引脚说明
允许JTAG CONFIG指令来启动FPGA
配置而不FPGA断电。这是一
这是脉冲低的JTAG CONFIG漏极开路输出
命令。
芯片使能输出（ CEO）连接的CE输入
在链中的下一个PROM 。该输出为低电平时， CE是
低和OE / RESET输入为高电平时，与该内部
地址计数器被增加超出其
终端计数（ TC）值。当OE / RESET变低，
CEO居高不下，直到PROM被带出复位
把OE / RESET高。
GND是接地连接。
VQFP
10
44-pin
CLCC
16
首席执行官
13
14
21
27
GND
6, 18,
28 &
41
5
3, 12,
24 &
34
11
TMS
模式选择
TMS在TCK的上升沿的状态决定
状态转换的测试访问端口（ TAP）控制器。
TMS内部有一个50K欧姆电阻上拉至
提供逻辑"1"的设备，如果该引脚没有驱动。
该引脚为JTAG测试时钟。该序列的咨询
控制器和所有的JTAG测试和编程
电子产品。
该引脚为串行输入到所有JTAG指令和数据
寄存器。 TDI在内部有一个50K欧姆的电阻上拉
它提供一个逻辑"1"至系统，如果该引脚不被驱动。
该引脚用于JTAG的所有指令和数据的串行输出
寄存器。 TDO在内部有一个50K欧姆的电阻上拉
它提供一个逻辑"1"至系统，如果该引脚不被驱动。
正3.3V电源电压为内部逻辑和输入
缓冲区。
正面的3.3V或2.5V的电源电压连接到
输出电压驱动器。
TCK
时钟
7
13
TDI
DATA IN
3
9
TDO
数据输出
31
37
V
CC
V
CCO
17, 35
＆放大器; 38
8, 16,
26 &
36
23, 41
＆放大器; 44
14, 22,
32 &
42
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初步产品规格
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3
QPro XQ18V04 （ XQR18V04 ） QML在系统可编程配置PROM
R
Xilinx FPGA和PROM的兼容
设备
XQV100
XQV(R)300
XQV(R)600
XQV(R)1000
XQV(R)600E
XQV(R)1000E
XQV(R)2000E
CON组fi guration
位
781,216
1,751,808
3,607,968
6,127,744
3,961,632
6,587,520
10,159,648
XQ(R)18VO4
PROM的
1
1
1
2
1
2
3
在系统编程
在系统可编程的PROM可编程indi-
vidually ，或两个或更多可以菊花链连接在一起，
通过标准的4针JTAG原型在系统编程
山坳所示
图2中。
在系统编程报价
快速，高效的设计迭代，并消除避孕
埃森包处理和管座。赛灵思
开发系统提供的编程数据
序列或者使用赛灵思JTAG编程软件
并通过下载电缆，第三方JTAG开发系
统，一个JTAG兼容的电路板测试仪，或一个简单的微处理器的
处理器接口，模拟的JTAG指令
序列。该JTAG编程软件还输出
串行矢量格式（ SVF ）文件的任何工具的使用
接受SVF格式和自动测试设备。
所有输出都保持在高阻抗状态，或举行
在系统内编程钳位电平。
容量
器件
XQ(R)18V04
CON组fi guration位
4,194,304
OE /复位
该ISP编程算法要求签发的
复位，将导致OE变低。
外部编程
赛灵思可重新编程的PROM ，也可以通过编程
赛灵思HW- 130器件编程器。这提供了
使用板预编程的器件增加了灵活性
设计和边界扫描的制造工具，具有一
在系统可编程选项，为未来的增强功能
和设计变更。
可靠性和耐用性
赛灵思在系统可编程产品提供了瓜拉尼
2000开球耐力水平在系统编程/擦除
周期和十年最低的数据保留。每
器件满足所有的功能，性能和数据保留
在此忍耐极限规格。
设计安全性
赛灵思在系统可编程PROM器件其纳入
率先进的数据安全保护功能，充分保障了亲
编程数据不被非法读取。
表2
显示了安全设置可用。
所读取的安全位可以由用户来防止被设置
被读取或通过复制内部编程模式
JTAG 。当设置，它允许设备擦除。删除整个
设备重置读安全位的唯一途径。
表2：
数据安全选项
默认值=重置
允许阅读
编程/擦除允许
SET
读通过JTAG抑制的
擦除允许
4
www.xilinx.com
1-800-255-7778
DS082 （ V1.2 ） 2001年11月5日
初步产品规格
R
QPro XQ18V04 （ XQR18V04 ） QML在系统可编程配置PROM
V
CC
GND
(a)
(b)
DS026_02_011100
图2：
在系统编程操作（a ）焊接设备到PCB及（b ）计划使用下载电缆
IEEE 1149.1边界扫描（ JTAG ）
该XQ （R ） 18V04系列完全符合IEEE标准。
1149.1边界扫描，也称为JTAG 。的检验
访问端口（TAP）和寄存器被设置为支持所有
需要边界扫描指令，以及许多的
由IEEE标准规定的可选说明。 1149.1 。此外
化， JTAG接口用于实现在系统亲
编程（ ISP），以便利的配置，擦除，并
在XQ （ R） 18V04设备上验证操作。
表3
列出了必需的和可选的边界扫描
在XQ （R） - 18V04支持的指令。参阅
IEEE标准。 1149.1规范的完整描述
边界扫描体系结构和必需和可选
指令。
表3：
边界扫描指令
边界扫描
命令
二进制
代码[ 7 ： 0 ]
描述
需要说明
绕行
采样/
PRELOAD
EXTEST
11111111
00000001
启用旁路
使边界扫描
采样/预
手术
使边界扫描
EXTEST操作
00000000
选购指导
钳
高阻
11111010
11111100
使边界扫描
CLAMP操作
在所有输出
高阻抗状态
同时
启用移出
32位IDCODE
启用移出
32位USERCODE
IDCODE
USERCODE
11111110
11111101
XQ （R ） 18V04具体说明
CONFIG
11101110
同修FPGA
通过脉冲配置
CF引脚为低电平
DS082 （ V1.2 ） 2001年11月5日
初步产品规格
www.xilinx.com
1-800-255-7778
5
QQ：2881677436 复制
