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R
QPro的Virtex -II 1.5V军事QML
FPGA平台
0
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DS122 （ V1.1 ） 2004年1月7日
产品speci fi cation
QPro的Virtex 摘要-II特点
行业第一军医级平台的FPGA解决方案
认证MIL -PRF- 38535 （合格制造商
上市）
100 ％出厂测试
保证在整个军用温度范围内
（ -55 ° C至+ 125°C ）
陶瓷和塑料丝焊和倒装片网格
阵列封装
IP -沉浸架构
- 密度范围从100万到600万系统门
- 300+ MHz的内部时钟速度（高级数据）
- 622+ Mb / s的I / O（高级数据）
SelectRAM 存储器层次结构
- 双口RAM中的18 Kbit的块2.5 MB
SelectRAM资源
- 高达1 Mb的分布式SelectRAM资源
高性能外部存储器的接口
- DRAM接口
·
·
·
SDR / DDR SDRAM
网络FCRAM
低延迟DRAM
SDR / DDR SRAM
QDR SRAM
第四代分段路由结构
可预测的，快速的路由延迟，独立
扇出
的SelectIO 技术 - 超
- 多达824个用户I / O的
- 19单端和差分6标准
- 可编程的灌电流（2 mA至24 mA）的每
I / O
- 数控阻抗（ DCI） I / O ：片
终端电阻的单端I / O标准
- 符合PCI标准（ 32/33 MHz）的电压为3.3V
- 差分信号
·
·
·
·
·
622 Mb / s的低电压差分信号I / O
（LVDS）与电流模式驱动
总线LVDS I / O
闪电数据传输（ LDT ）， I / O和电流
驱动程序的缓冲区
低电压正射极耦合逻辑
（ LVPECL ）， I / O
内置DDR输入和输出寄存器
-
-
-
自主知识产权的高性能SelectLink
技术
·
·
·
高带宽数据路径
双倍数据速率（ DDR ）链接
基于网络的高密度脂蛋白的产生方法
-
SRAM接口
·
·
- CAM接口
算术函数
- 专用18位x 18位乘法器模块
- 快速先行进位逻辑链
灵活的逻辑资源
- 高达67,584内部寄存器/锁存器时钟
启用
- 高达67584查找表（LUT）或级联
16位的移位寄存器
- 宽多路复用器和宽输入功能的支持
- 横向级联链和萨姆 - -产品
支持
- 内部三态总线连接
高性能时钟管理电路
- 高达12 DCM （数字时钟管理器）模块
·
·
·
精确的时钟去歪斜
灵活的频率综合
高分辨率的相移
支持赛灵思基础系列和联盟
系列开发系统
- 综合的VHDL和Verilog设计流程
- 10M的系统门设计编译
- 互联网团队设计（ ITD ）工具
基于SRAM的系统内配置
- 快速SelectMAP配置
- 三重数据加密标准（ DES ）的安全性
选项（比特流加密）
- 符合IEEE 1532的支持
- 部分重配置
- 无限的可重编程
- 回读功能
0.15微米的8层金属工艺与0.12微米
高速晶体管
1.5V (V
CCINT
）内核电源， 3.3V专用
V
CCAUX
辅助和V
CCO
I / O电源
IEEE 1149.1兼容的边界扫描逻辑
支持
- 16个全局时钟多路复用缓冲器
主动互连技术
2004 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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表1：
的Virtex -II现场可编程门阵列家族成员
CLB
（ 1 CLB = 4片=最大值128位）
系统
门
1M
3M
6M
ARRAY
排x上校
40 x 32
64 x 56
96 x 88
最大
分布
RAM千位
160
448
1,056
倍增器
块
40
96
144
SelectRAM块
18千位
块
40
96
144
最大内存
（千位）
720
1,728
2,592
最大I / O
PADS
(1)
432
720
1,104
设备
XQ2V1000
XQ2V3000
XQ2V6000
切片
5,120
14,336
33,792
DCM的
8
12
12
注意事项：
1.在查看详细信息
表2
， "
用户I / O引脚数最多
＆ QUOT ;.
概述
在Virtex- II系列包括用于开发的平台FPGA
高性能从低密度到高密度设计
是基于IP内核和定制组件。该
系列提供了完整的通信解决方案，
无线，网络，视频和DSP应用， includ-
ING PCI ，LVDS和DDR接口。
前缘为0.15μm / 0.12μm的CMOS 8层金属
过程与Virtex- II架构是为高优化
速度与低功耗。结合广泛的VARI-
灵活的特性， ETY和大密度范围高达
800万系统门的Virtex -II系列增强亲
可编程逻辑设计能力，是一个功能强大的替代方案
天然掩盖编程的门阵列。如图
表1
在QPro的Virtex -II系列由三名成员组成，
从1M到600万系统门。
引线键合互连，倒装芯片互连是用在
一些CGA的产品。利用倒装芯片互连的
提供了更多的I / O可能比在引线键合的版本
类似的包。倒装芯片结构提供的COM
高脚bination算高的热容量。
表2
示出的用户I / O可用的最大数目。
在Virtex - II器件/封装组合表（表
5
on
第5页）
详细的I / O的最大数目为每个
设备，并使用引线键合或倒装芯片封装技术。
表2：
用户I / O引脚数最多
设备
XQ2V1000
XQ2V3000
引线键合
328
516
-
倒装芯片
-
-
824
包装
产品包括球栅阵列（ BGA ）封装，
1.00毫米和1.27毫米球场。除了传统的
XQ2V6000
架构
的Virtex -II阵列概述
Virtex-II器件都具有用户可编程门阵列
各种配置元素。在Virtex - II架构
对于高密度和高性能的逻辑最优化
设计。如图
图1中，
可编程设备是
包括输入/输出模块（IOB ）和内部config-的
urable逻辑组块（CLB ） 。
可编程I / O模块提供的接口
封装引脚和内部可配置逻辑。最
流行和前沿的I / O标准支持
可编程IOB的。
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DCM
全局时钟多路复用器
DCM
IOB
可配置逻辑
可编程I / O
CLB
块状SelectRAM
倍增器
DS031_28_100900
图1：
的Virtex -II体系结构概述
内部可配置逻辑电路包括四个主要元件
组织中的规则阵列：
可配置逻辑块（CLB ）提供的功能
对于组合和同步逻辑单元，
包括基本的存储元件。 BUFTs （ 3态
缓冲区），每个CLB元件驱动相关
专用分割的水平布线资源。
块状SelectRAM内存模块提供大
的双端口RAM 18千比特的存储元件。
乘法器模块是18位×18位专用
乘法器。
DCM （数字时钟管理器）模块提供
自校准，对于时钟的全数字解
配送延迟补偿，时钟乘法
和分裂，粗粒度和细粒度时钟相位
换挡。
使用可选的单倍数据速率输入块或
双倍数据速率（DDR ）寄存器
使用可选的单倍数据速率或DDR输出块
寄存器，和一个可选的三态缓冲器，被驱动
直接地或通过一个或DDR寄存器
双向块（输入和输出的任意组合
CON连接gurations ）
这些寄存器是边沿触发的D型触发器
或电平敏感锁存器。
IOB支持以下单端I / O标准：
LVTTL ， LVCMOS （ 3.3V ， 2.5V ，1.8V和1.5V ）
PCI兼容的（ 33 MHz）的电压为3.3V
的CardBus兼容的（ 33 MHz）的电压为3.3V
GTL和GTLP
HSTL （ I类， II ， III ，和IV ）
SSTL （ 3.3V和2.5V ， I类和II ）
AGP-2X
新一代可编程布线资源被称为
主动互连技术互连所有这些
元素。一般的路由矩阵（ GRM）是阵列
路由交换机。每个可编程元件被连接到一个
切换矩阵，从而允许多个连接到一般
路由矩阵。总体可编程互连
分层的，旨在支持高速设计。
所有可编程元件，包括路由
资源，被存储在静态存储器中的值控制
细胞。这些值时，在存储器单元加载
配置，可重新加载修改功能
的可编程元件。
该数控阻抗（ DCI）的I / O功能，自动
matically提供片上端接的每个I / O单元。
IOB元件还支持以下差分显
信令I / O标准：
LVDS
BLVDS （总线LVDS ）
ULVDS
LDT
LVPECL
的Virtex -II产品特点
本节简要介绍的Virtex -II的特点。
两个相邻的焊盘被用于每一个差分对。两
4 IOB块连接到一个开关矩阵来访问
布线资源。
输入/输出模块（IOB ）
IOB可编程和可分类如下：
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可配置逻辑块（CLB ）
CLB资源包括四片和两个三态缓冲器。
每片包含并等效于：
两个函数发生器（ F和G）
两个存储元件
算术逻辑门
大型多路复用器
广泛的功能能力
快速进位前瞻链
横向级联链（或门）
多达12个DCM块可用。以产生抗扭斜
内部或外部时钟，每个DCM可以用来消除
内特时钟分配延迟。 DCM还提供90- ，
180-和270度的相移输出的版本
时钟。细粒度相移提供了高解析度
中的时钟的1/256的增量相位调整
期。非常灵活的频率合成提供了一个时钟
输出频率等于输入时钟的所有的M / D比
频率，其中M和D是两个整数。对于确切的
时序参数见
QPro的Virtex -II切换字符
开创性意义，
第51页。
Virtex-II器件具有16个全局时钟MUX缓冲器最多
每个象限8时钟网络。每个全局时钟MUX
缓冲区可以选择的两个时钟输入和开关1
无干扰，从一个时钟到另一个。每个DCM块
能够驱动多达四个的16个全局时钟MUX缓冲器。
函数发生器F，G是可配置为4输入
查找表（LUT） ，作为16位的移位寄存器，或者为16比特
分布式SelectRAM内存。
另外，两个存储元件是边沿触发
复位此输出的D型触发器或电平敏感的锁存器。
每个CLB具有内部快速互连，并且连接到
开关矩阵，获得普通布线资源。
路由资源
该IOB ， CLB ，块状SelectRAM ，乘法器和DCM元素
ments都使用相同的互连方案，并且在同一
进入全球路由矩阵。时序模型
共享，大大提高了perfor-的可预测性
曼斯高速设计。
总共有16个全局时钟线与八个可用的是
每个象限。此外， 24的垂直和水平长
每行或列线以及大规模仲和
本地路由资源，提供快速的互连。的Virtex-II
缓冲互连相对不受网
扇出，并且该互连布局被设计为最小化
串扰。
水平和垂直布线资源的每一行或
列包括：
24大排长龙
120六角线
40双行
16直接连接线（共四个方向）
块状SelectRAM存储器
在块状SelectRAM内存资源的18 KB
双口RAM ，可编程从16K ×1位至512× 36
位，在各种深度和宽度配置。每个端口
完全同步的，独立的，提供三种
＆ QUOT ;读期间写＆ QUOT ;模式。块状SelectRAM内存
级联，以实现大型嵌入式存储块。
对于双端口和赎罪支持的内存配置
GLE -端口模式显示在
表3中。
表3：
双端口和单端口配置
16K ×1位
8K ×2个比特
4K ×4位
2K ×9位
1K ×18位
512× 36位
乘法器模块与各个SelectRAM MEM-相关
ORY块。乘法器块是专用的18 ×18位
乘数和基于块上的操作进行了优化
SelectRAM内容在一个端口上。可在18× 18乘法器
可以独立于块状SelectRAM资源的使用。
读/乘/累加操作和DSP滤波器struc-
Tures的是非常有效的。
两者SelectRAM存储器和乘法器资源
连接到四个开关矩阵访问一般
布线资源。
边界扫描
边界扫描指令和相关的数据寄存器
支持的标准方法接入和配置
符合IEEE标准uring Virtex-II器件
1149.1 - 1993年和1532的系统模式和测试模式
贯彻落实。在系统模式，为Virtex- II器件per-
甚至形成了在执行非测试其预定任务
边界扫描指令。在测试模式中，边界扫描
测试指令控制I / O引脚用于测试目的。
在Virtex -II的测试访问端口（ TAP ）支持BYPASS ，
预紧力，样品， IDCODE和USERCODE非测试
指令。在EXTEST ， INTEST和HIGHZ测试指令
此外，还支持系统蒸发散。
全局时钟
在DCM和全局时钟多路复用器缓冲器提供
设计高速时钟的完整解决方案
计划。
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的Virtex - II器件/封装组合和最大I / O
丝焊和倒装芯片封装。
表4
示出的用户本人的最大可能数目/ O的中
引线键合和倒装芯片封装。
表5
显示num-
现有用户的BER I / O的所有器件/封装组合
系统蒸发散。
FG表示焊线细间距塑料BGA （ 1.00毫米
间距） 。
BG表示引线键合标准的塑料BGA （ 1.27毫米
间距） 。
CG表示焊线细间距密封陶瓷
柱栅阵列（1.27 mm间距） 。
CF表示倒装细间距无密封陶瓷
柱栅阵列（1.00 mm间距） 。
I / O的每包数量包括所有用户I / O除外
15个控制引脚（ CCLK ， DONE ， M0 ， M1，M2 ， PROG_B ，
PWRDWN_B ， TCK ， TDI ， TDO ， TMS ， HSWAP_EN ，德信，
DXP ，及RSVD ）和VBATT 。
表4：
包装信息
包
间距（mm ）
尺寸（mm ）
FG456
1.00
23 x 23
BG575
1.27
31 x 31
BG728 & CG717
1.27
35 x 35
CF1144
1.00
35 x 35
表5：
的Virtex - II器件/封装组合和可用的I / O的最大数量
可用的I / O
包
FG456
BG575
BG728
CG717
CF1144
XQ2V1000
324
328
-
-
-
XQ2V3000
-
-
516
516
-
XQ2V6000
-
-
-
-
824
注意事项：
1. BG728和CG717包引出线（足迹）兼容。
2. CF1144是引出线（足迹）与FF1152分别以兼容。
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0
0
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产品speci fi cation
QPro的Virtex 摘要-II特点
业界首款军用级平台FPGA解决方案
认证MIL -PRF- 38535 （合格制造商
上市）
100 ％出厂测试
保证在整个军用温度范围内
（ -55 ° C至+ 125 ° C）或工业温度范围
（ -40 ° C至+ 100 ° C）
陶瓷和塑料引线键合和倒装芯片栅阵列
套餐
IP -沉浸架构
高性能时钟管理电路
截至12 DCM （数字时钟管理器）模块
-
-
-
精确的时钟去歪斜
灵活的频率综合
高分辨率的相移
16个全局时钟多路复用缓冲器
第四代分段路由结构
可预测的，快速的路由延迟，独立的扇出
多达824个用户I / O的
19单端和差分6标准
可编程灌电流（2 mA至24 mA）的每个I / O
数控阻抗（ DCI） I / O ：片
终端电阻的单端I / O标准
符合PCI标准（ 32/33 MHz）的电压为3.3V
差分信号
622 Mb / s的低电压差分信号I / O
（LVDS）与电流模式驱动
总线LVDS I / O
闪电数据传输（ LDT ）， I / O和电流
驱动程序的缓冲区
低电压正射极耦合逻辑
（ LVPECL ）， I / O
内置DDR输入和输出寄存器
自主知识产权的高性能SelectLink
技术
-
-
-
高带宽数据路径
双倍数据速率（ DDR ）链接
基于网络的高密度脂蛋白的产生方法
主动互连技术
密度从100万到600万系统门
300+ MHz的内部时钟速度（高级数据）
622+ Mb / s的I / O（高级数据）
双口RAM中的18 Kbit的块2.5 MB
SelectRAM资源
高达1 Mb的分布式SelectRAM资源
DRAM接口
-
-
-
SDR / DDR SDRAM
网络FCRAM
低延迟DRAM
SDR / DDR SRAM
QDR SRAM
的SelectIO 技术 - 超
SelectRAM 存储器层次结构
高性能外部存储器的接口
SRAM接口
-
-
CAM接口
专用的18位x 18位乘法器模块
快速先行进位逻辑链
算术函数
灵活的逻辑资源
高达67584内部寄存器/锁存器时钟使能
高达67584的查找表（LUT）或级联-16-
位移位寄存器
宽多路复用器和宽输入功能的支持
横向级联链，加总产品的支持
内部三态总线连接
支持赛灵思基础系列和联盟
系列开发系统
综合的VHDL和Verilog设计流程
10M的系统门设计编译
互联网设计团队（ ITD ）工具
2003 ， 2006-2007 Xilinx公司保留所有权利。 XILINX ， Xilinx标，品牌窗口，并包含其他指定品牌均属Xilinx公司所有其他的商标。
商标是其各自所有者的财产。
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QPro的Virtex -II 1.5V FPGA平台
基于SRAM的系统内配置
无限可重编程
回读功能
快速SelectMAP配置
三重数据加密标准（ DES ）的安全性
选项（比特流加密）
IEEE 1532的支持
部分侦察组fi guration
0.15微米8层金属工艺0.12微米高
高速晶体管
1.5V (V
CCINT
）内核电源， 3.3V专用
V
CCAUX
辅助和V
CCO
I / O电源
IEEE 1149.1兼容的边界扫描逻辑支持
概述
在Virtex- II系列包括用于开发的平台FPGA
高性能从低密度到高密度设计
是基于IP内核和定制组件。该
系列提供了完整的通信解决方案，
无线，网络，视频和DSP应用，
包括PCI ，LVDS和DDR接口。
前缘为0.15μm / 0.12μm的CMOS 8层金属
过程与Virtex- II架构是为高优化
速度与低功耗。结合广
多种灵活的功能和大范围的密度起来
800万系统门的Virtex -II系列增强
可编程逻辑设计能力和是一个功能强大的
替代掩模编程的门阵列。如图
表1
在QPro的Virtex -II系列由三名成员组成，
从1M到600万系统门。
表1：
的Virtex -II现场可编程门阵列家族成员
CLB
（ 1 CLB = 4片=最大值128位）
ARRAY
排x上校
40 x 32
64 x 56
96 x 88
SelectRAM块
倍增器
块
18千位
块
40
96
144
设备
系统
门
切片
5,120
14,336
33,792
最大
分布
RAM千位
160
448
1,056
最大内存
（千位）
720
1,728
2,592
DCM的
最大I / O
PADS
(1)
XQ2V1000
XQ2V3000
XQ2V6000
注意事项：
1.
1M
3M
6M
40
96
144
8
12
12
432
720
1,104
查看详细信息
表2
.
包装
产品包括球栅阵列（ BGA ）封装，
1.00毫米和1.27毫米球场。除了传统的
引线键合互连，倒装芯片互连是用在
一些CGA的产品。利用倒装芯片互连的
提供了更多的I / O可能比在引线键合的版本
类似的包。倒装芯片结构提供
高引脚数的组合具有较高的热容量。
表2
示出的用户I / O可用的最大数目。
在Virtex - II器件/封装组合表（表
5,
第6页）
详细的I / O的最大数目为每个
设备，并使用引线键合或倒装芯片封装技术。
表2：
用户I / O引脚数最多
设备
XQ2V1000
XQ2V3000
XQ2V6000
引线键合
328
516
–
倒装芯片
–
–
824
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QPro的Virtex -II 1.5V FPGA平台
架构
的Virtex -II阵列概述
Virtex-II器件都具有用户可编程门阵列
各种配置元素。在Virtex - II架构
对于高密度和高性能的逻辑最优化
设计。如图
图1中，
可编程设备是
包括输入/输出模块（IOB ）和内部的
可配置逻辑块（ CLB）是。
可编程I / O模块提供的接口
封装引脚和内部可配置逻辑。最
流行和前沿的I / O标准支持
可编程IOB的。
内部可配置逻辑电路包括四个主要元件
组织中的规则阵列：
可配置逻辑块（CLB ）提供的功能
对于组合和同步逻辑单元，
包括基本的存储元件。 BUFTs （ 3态
缓冲区），每个CLB元件驱动相关
专用分割的水平布线资源。
块状SelectRAM内存模块提供大
的双端口RAM 18千比特的存储元件。
乘法器模块的18位x 18位乘法器专用。
DCM （数字时钟管理器）模块提供自
校准，用于时钟分配全数字化解决方案
延迟补偿，时钟乘法和除法，
粗粒度和细粒度时钟相移。
新一代可编程布线资源被称为
主动互连技术互连所有这些
元素。一般的路由矩阵（ GRM）是阵列
路由交换机。每个可编程元件被连接到一个
切换矩阵，从而允许多个连接到一般
路由矩阵。总体可编程互连
分层的，旨在支持高速设计。
所有可编程元件，包括路由
资源，被存储在静态存储器中的值控制
细胞。这些值时，在存储器单元加载
配置，可重新加载修改功能
的可编程元件。
DCM
DCM
IOB
X -参考目标 - 图1
全局时钟多路复用器
可配置逻辑
可编程I / O
CLB
块状SelectRAM
倍增器
DS031_28_100900
图1：
的Virtex -II体系结构概述
DS122 （ V2.0 ） 2007年12月21日
产品speci fi cation
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QPro的Virtex -II 1.5V FPGA平台
的Virtex -II产品特点
本节简要介绍的Virtex -II的特点。
输入/输出模块（IOB ）
IOB可编程和可分类如下：
使用可选的单倍数据速率或双输入模块
数据速率（ DDR ）寄存器
使用可选的单倍数据速率或DDR输出块
寄存器，和一个可选的三态缓冲器，被驱动
直接地或通过一个或DDR寄存器
双向块（输入和输出的任意组合
CON连接gurations ）
函数发生器F，G是可配置为4输入
查找表（LUT） ，作为16位的移位寄存器，或者为16比特
分布式SelectRAM memory.In此外，两个存储
元素是边沿触发D型触发器或电平触发
敏感的锁存器。
每个CLB具有内部快速互连，并且连接到
开关矩阵，获得普通布线资源。
块状SelectRAM存储器
在块状SelectRAM内存资源的18 KB
双口RAM ，可编程从16K ×1位
512× 36位，在各种深度和宽度配置。
每个端口都完全同步的，独立的，提供
3 "read -期间， write"模式。块状SelectRAM内存
可以级联，以实现大型嵌入式存储块。
对于双端口和单支持的内存配置
端口模式显示在
表3中。
表3：
双端口和单端口配置
16K ×1位
8K ×2个比特
4K ×4位
2K ×9位
1K ×18位
512× 36位
这些寄存器是边沿触发的D型触发器
或电平敏感锁存器。
IOB支持以下单端I / O标准：
LVTTL ， LVCMOS （ 3.3V ， 2.5V ，1.8V和1.5V ）
PCI兼容的（ 33 MHz）的电压为3.3V
的CardBus兼容的（ 33 MHz）的电压为3.3V
GTL和GTLP
HSTL （ I类， II ， III ，和IV ）
SSTL （ 3.3V和2.5V ， I类和II ）
AGP-2X
该数控阻抗（ DCI）的I / O功能
自动为每个I提供了片上端接/ O
元素。
IOB元件还支持以下差分
信号I / O标准：
LVDS
BLVDS （总线LVDS ）
ULVDS
LDT
LVPECL
乘法器模块与各个相关SelectRAM
存储器块。乘法器模块是专用的18× 18 -
位乘法器和基于所述对操作进行了优化
阻止在一个端口上SelectRAM内容。 18 ×18
块的乘法器可以独立使用
SelectRAM资源。读/乘/累加操作
和DSP滤波器结构是非常有效的。
两者SelectRAM存储器和乘法器资源
连接到四个开关矩阵访问一般
布线资源。
全局时钟
在DCM和全局时钟多路复用器缓冲器提供
设计高速时钟方案的完整解决方案。
多达12个DCM块可用。以产生抗扭斜
内部或外部时钟，每个DCM可用于
消除时钟分配延迟。 DCM还提供了
90- ， 180-和270度相移的版本其
输出时钟。细粒度相移提供高
在的1/256的增量分辨率调整阶段
时钟周期。非常灵活的频率合成提供了一种
时钟输出频率等于输入的所有的M / D比
时钟频率，其中，M和D是两个整数。对于
精确的时序参数，请参阅
"QPro的Virtex -II开关
特点， "第53页。
Virtex-II器件具有16个全局时钟MUX缓冲器最多
每个象限8时钟网络。每个全局时钟MUX
缓冲区可以选择的两个时钟输入和开关1
无干扰，从一个时钟到另一个。每个DCM块
能够驱动多达四个的16个全局时钟MUX缓冲器。
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4
两个相邻的焊盘被用于每一个差分对。两
4 IOB块连接到一个开关矩阵来访问
布线资源。
可配置逻辑块（CLB ）
CLB资源包括四片和两个三态缓冲器。
每片包含并等效于：
两个函数发生器（ F和G）
两个存储元件
算术逻辑门
大型多路复用器
广泛的功能能力
快速进位前瞻链
横向级联链（或门）
DS122 （ V2.0 ） 2007年12月21日
产品speci fi cation
R
QPro的Virtex -II 1.5V FPGA平台
路由资源
该IOB ， CLB ，块状SelectRAM ，乘法器和DCM
所有元素均使用相同的互连方案和
同样进入全球路由矩阵。时序模型
共享，大大提高了可预测性
高速设计的性能。
总共有16个全局时钟线与八个可用的是
每个象限。此外， 24的垂直和水平长行
每行或列，以及大量的辅助和地方
路由资源，提供快速的互连。的Virtex -II缓冲
互连相对不受净扇出，并
互联的布局是为了尽量减少串扰。
水平和垂直布线资源的每一行或
列包括：
24大排长龙
120六角线
40双行
16直接连接线（共四个方向）
边界扫描
边界扫描指令和相关的数据寄存器
支持的标准方法用于访问和
配置符合IEEE Virtex-II器件
标准1149.1 - 1993年和1532的系统模式和
测试模式下执行。在系统模式，为Virtex- II
即使在执行设备执行其预定任务
非测试的边界扫描指令。在测试模式中，
边界扫描测试指令控制I / O引脚
测试目的。在Virtex -II的测试访问端口（ TAP ）
支持BYPASS ，预紧，样品， IDCODE和
USERCODE非测试指令。在EXTEST ， INTEST ，
并且还支持HIGHZ测试说明。
DS122 （ V2.0 ） 2007年12月21日
产品speci fi cation
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