飞思卡尔半导体公司
技术参数
文档编号： MPC8260AEC
修订版2.0 ， 06/2009
MPC8260A
的PowerQUICC II集成
通信处理器
硬件规格
本文件包含电源的详细信息
考虑， DC / AC电特性和交流
时序规格在.25μm （ HiP4 ）设备
的PowerQUICC II MPC8260通信处理器
家庭。这些设备包括MPC8260中， MPC8255 ，
的MPC8264中， MPC8265和MPC8266 。
在本文档中，这些设备都是集体
称为MPC826xA 。
1.
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目录
特色： 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 2
电气和热特性。 。 。 。 。 。 。 。 。 。 。 。 7
时钟配置模式。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 23
引脚排列。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 33
包装说明。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 46
订购信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 48
文档修订历史记录。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 48
飞思卡尔半导体公司， 2005-2009 。版权所有。
特点
图1
显示了MPC8266的HiP4超集设备的方框图。阴影部分表示
功能不可用的所有设备;参考笔记。
16字节
I-缓存
I- MMU
G2核心
系统接口单元
（ SIU ）
16字节
D-缓存
D- MMU
总线接口单元
60x-to-PCI
桥
2,3
60x-to-Local
桥
内存控制器
计时器
并行I / O
波特率
发电机
32位RISC微控制器
和程序ROM
IMA
1,3
60X巴士
PCI总线
2,3
32位，最多66兆赫
or
本地总线
32位，最多83兆赫
通信处理器模块（ CPM ）
打断
调节器
32字节
双口RAM
串行
DMAS
4虚拟
IDMAs
时钟计数器
系统功能
微码
4
4
MCC1
MCC2
FCC1
FCC2
FCC3
SCC1
SCC2
SCC3
SCC4
SMC1
SMC2
SPI
I
2
C
TC层硬件
1,3
时隙分配
串行接口
8 TDM端口
5
3 MII
端口
6
2 UTOPIA
端口
非复用的
I / O
注意事项：
1
MPC8264
2
MPC8265
3
MPC8266
4
5
不MPC8255
在MPC8255 4 TDM端口
6
在MPC8255 2 MII端口
图1. MPC8266框图
1
特点
是MPC826xA系列的主要特点如下：
双发整数核心
- 在EC603e微处理器的核心版本
- 系统核心的微处理器支持150-300 MHz的频率
- 独立的16 - K字节数据和指令高速缓存：
- 四路组相联
- 物理寻址
- LRU替换算法
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特点
- PowerPC架构的存储器管理单元（ MMU ）
- 普通的片上处理器（ COP）的测试接口
- 高性能（ 6.6-7.65 SPEC95基准频率为300MHz ; 1.68 MIPS / MHz的无
内联和1.90根据Dhrystones MIPS / MHz的
- 支持总线监听数据高速缓存一致性
浮点单元（ FPU ）
独立的电源为内部逻辑和I / O
独立的PLL用于G2核心，为CPM
- G2内核和CPM可以在不同频率的功率/性能优化运行
- 内部核心/总线时钟倍频器，可提供1.5 ：1,2 ：1， 2.5 ：1,3 ：1， 3.5 ：1,4 ： 1,5 ：1， 6：1的比例
- 内部的CPM /总线时钟乘法器，提供2 ：1， 2.5 ：1,3 ：1， 3.5 ：1,4 ： 1,5 ：1， 6：1的比例
的64位数据和32位地址总线60倍
- 公共汽车支持多个主设计
- 支持单四拍突发传输
- 64位， 32位，16位和8位端口的尺寸由片上内存控制器进行控制
- 支持数据奇偶校验或ECC和地址奇偶
32位数据和18位地址的本地总线
- 单主总线，支持外接奴隶
- 八拍突发传输
- 32-， 16-，和8位端口的尺寸由片上存储器控制器控制
60倍至PCI桥接器（ MPC8265和MPC8266只）
- 可编程的主桥和代理
- 32位的数据总线， 66兆赫， 3.3伏
- 同步和异步60X和PCI时钟模式
- 可供外部PCI主机的所有内部地址空间
- DMA内存块传输
- PCI到60X地址重映射
系统接口单元（ SIU ）
时钟合成器
- 复位控制器
- 实时时钟（ RTC ）寄存器
周期性中断定时器
- 硬件总线监控器和软件看门狗定时器
- IEEE标准。 1149.1 标准的JTAG测试访问端口
十二组存储器控制器
- 无缝接口SRAM，页面模式的SDRAM ， DRAM ， EPROM ， Flash等用户自
自定义外设
- 字节写使能和可选的奇偶校验产生
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特点
- 可编程银行规模的32位地址解码
- 三个用户可编程机，通用的片选机，以及页面模式
管道SDRAM机
- 字节选择64总线宽度（ 60倍）和字节选择32总线宽度（局部）
- 对于SDRAM专用接口逻辑
CPU内核可以被禁用，该设备可用于从模式到外部核心
通信处理器模块（ CPM ）
- 嵌入式32位通信处理器（ CP ），采用的是RISC架构的灵活的支持
通信协议
- 可接至G2内核通过片上32 KB的双口RAM和DMA控制器
- 串行DMA通道接收和发送的所有串行通道
- 并行I / O寄存器具有漏极开路中断能力
- 虚拟DMA功能的执行内存到内存和内存到I / O传输
- 三个快速通信控制器支持以下协议（仅FCC1和
FCC2上的MPC8255 ） ：
- 10/100兆位以太网/ IEEE标准。通过媒体独立802.3 CDMA / CS接口
接口（MII ）
- ATM-全双工SAR协议在155 Mbps时，通过UTOPIA接口， AAL5 ， AAL1 ，
AAL0协议， TM 4.0 CBR ， VBR ， UBR ， ABR流量类型，多达16 K外置
连接
- 透明
- HDLC行动T3速率（信道化）
- 两个多通道控制器（小额贷款公司） （仅MCC2的MPC8255 ）
- 每个MCC处理128串口，全双工， 64 Kbps的数据channels.Each MCC可以拆分
分为四个子组的每32个通道。
- 几乎任何组合子组可以多路复用到单个或多个TDM信
接口高达每MCC 4 TDM接口
- 四个串行通信控制器（ SCCS）完全相同的MPC860 ，支持
以下协议的数字部分：
- 以太网/ IEEE 802.3 CDMA / CS
- HDLC / SDLC ，HDLC等公交车
- 通用异步收发器（ UART ）
- 同步UART
- 二进制同步（双同步）通信
- 透明
- 两个串行管理控制器（校董会） ，完全相同的MPC860的
- 提供管理BRI设备在时间一般电路接口（ GCI ）控制器
时分复用（ TDM）信道
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特点
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- 透明
- UART（低速运转）
一个串行外设接口相同的MPC860的SPI
一个内部集成电路（I
2
C）控制器（等同于MPC860我
2
C控制器）
- 与Microwire兼容
- 多高手，单主，从模式
多达八个TDM接口（ 4对MPC8255 ）
- 支持两组四个TDM信道，共计8 TDMS
- 2048字节SI RAM的
- 位或字节的决议
- 独立的发送和接收路由，帧同步
- 支持T1， CEPT ， T1 / E1， T3 / E3 ，脉码调制公路， ISDN基本速率，ISDN
主速率，飞思卡尔芯片间的数字链接（ IDL ） ，通用电路接口（ GCI ）和
用户自定义连接TDM串行接口
八个独立的波特率发生器和20个输入时钟引脚用于提供时钟FCC的，
鳞癌，平滑肌细胞，以及串行通道
四个独立的16位定时器，可以相互连接作为两个32位定时器
是MPC826xA家族的其它特征如下：
CPM
- 32 KB的双口RAM
- 其他MCC主机命令
- 在TDMS和FCC2八之间转移传输汇聚（ TC）层支持
ATM反向多路复用功能（ IMA ） （ MPC8264和MPC8266只）
CPM复
- FCC2也可以连接到TC层。
TC层（ MPC8264和MPC8266只）
- 每8 TDM信道被路由在硬件给TC层块
- 协议 - 特定网络开销比特可以被丢弃或者由SI路由到其他控制器
- 执行ATM TC层功能（根据ITU -T I.432 ）
- 发送（TX）更新
- 细胞HEC代
- 有效载荷使用自同步扰码加扰（由用户可编程）
- 陪集生成（可由用户编程）
- 信元速率插入空闲/未分配单元
- 接收（Rx ）更新
- 信元定界使用的点点滴滴HEC检查和可编程ALPHA和DELTA
在划定的状态机的参数
- 采用自同步扰码器有效载荷解密（用户可编程）
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