【0R的Virtex -E 1.8 V扩展内存现场可编程门阵列00DS025-1 （ V1.5 ）】,IC型号XCV812E-7FG900I,XCV812E-7FG900I PDF资料,XCV812E-7FG900I经销商,ic,电子元器件-51电子网

的Virtex -E 1.8 V扩展内存

现场可编程门阵列

DS025-1 （ V1.5 ） 2002年7月17日

生产的产品规格

特点

速度快，扩展块RAM ， 1.8 V FPGA系列

- 560 KB和1120 KB的嵌入式RAM块

- 130 MHz的内部性能（ 4 LUT水平）

- PCI兼容3.3 V ，六十四分之三十二位， 33/66 MHz的

成熟的SelectRAM + 存储器层次结构

- 294 KB的内部配置的分布式RAM

- 截至同步内部RAM块1,120 KB

- 真正的双端口RAM块

- 内存带宽高达2.24 TB /秒（相当于

超过100 RAMBUS通道带宽）

- 专为高性能的接口

外部存储器

200 MHz的ZBT SRAM的*

200 Mb / s的DDR SDRAM芯片

高度灵活的SelectIO + 技术

- 支持20高性能接口标准

- 高达556单端I / O或达201

差分I / O对的总带宽

>100 Gb / s的

完整的行业标准差分信号

支持

- LVDS （ 622 Mb / s的）， BLVDS （总线LVDS ）， LVPECL

- 铝I / O信号可以是输入，输出或双向

* ZBT是集成设备技术公司的商标。

LVPECL和LVDS时钟输入为300 + MHz的

钟

自主知识产权的高性能SelectLink

技术

- 80 Gb / s的芯片到芯片的通信链路

- 支持双倍数据速率（ DDR ）接口

- 基于Web的高密度脂蛋白的产生方法

八个全数字延时锁定环（ DLL）的

IEEE 1149.1边界扫描逻辑

支持赛灵思基础系列和联盟

系列开发系统

- 互联网团队设计（赛灵思ITD ）工具的理想选择

多万门密度设计

- 选择广泛的PC或工作站平台

基于SRAM的系统内配置

- 无限的可重复编程

先进的包装选项

- 1.0毫米FG676和FG900

- 1.27毫米BG560

0.18

用铜6层金属工艺

互联

100 ％出厂测试

介绍

在Virtex -E扩展内存（的Virtex -EM ）系列

FPGA中是非常成功的Virtex -E的扩展

系列架构。在Virtex- EM系列（在显示设备

表1）

包括所有的Virtex -E的功能，再加上额外

tional块RAM中，用于诸如网络有用

开关和高性能的视频图形系统。

赛灵思开发出的Virtex -EM系列产品，使

客户设计需要高内存的系统频带 -

宽度，如160 Gb / s的网络交换机。不同于传统

ASIC器件，该系列产品还支持快速进入市场

交付，因为开发工程已经

完成。刚刚完成设计和编程

装置。不存在的NRE ，无硅的生产周期，且无

额外的延迟设计的返工。此外，设计师

可以在任何时间更新设计通过网络提供

产品升级或更新客户更早。

在Virtex- EM系列是十五年以上的结果

对FPGA设计经验。赛灵思支持 - 史

通过提供最高水平的荷兰国际集团的客户应用

逻辑，RAM和功能在同行业中可用。该Vir-

TEX -EM系列，首先FPGA的部署铜互连，

提供了性能和高内存带宽

先进的系统集成没有初始投资，

较长的开发周期，并有望在TRA-库存风险

ditional ASIC开发。

http://www.xilinx.com/legal.htm 。

所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。

DS025-1 （ V1.5 ） 2002年7月17日

生产的产品规格

www.xilinx.com

1-800-255-7778

4个模块1

的Virtex -E 1.8 V内存扩展现场可编程门阵列

表1：

的Virtex -E内存扩展现场可编程门阵列家族成员

设备

XCV405E

XCV812E

逻辑门

129,600

254,016

CLB阵列

40 x 60

56 x 84

逻辑

细胞

10,800

21,168

迪FF erential

I / O对

183

201

用户I / O

404

556

的BlockRAM

位

573,440

1,146,880

分布

RAM位

153,600

301,056

的Virtex -E相比， Virtex器件

在Virtex -E系列提供了多达43200个逻辑单元的设备

高达30％的比Virtex系列更快。

/ S使用源I / O性能提高到622兆

同步数据传输体系结构和同步的

用赎罪理性的系统性能高达240 MHz

GLED端SelectI / O技术。额外的I / O标准

支持，特别是LVPECL ，LVDS和BLVDS ，这

使用每个信号的两个引脚。几乎所有的信号引脚可用于

对于这些新的标准。

的Virtex -E器件具有高达640 KB的速度（ 250MHz的）

块状SelectRAM ，但个别的RAM都是相同

规模和结构的Virtex系列。他们也有

8 DLL文件，而不是在Virtex器件的四个。每个indi-

维杜阿尔的DLL略有容易时钟镜像改善

和4倍倍频。

CCINT

中，电源电压为所述内部逻辑和MEM-

储器， 1.8 V，而不是2.5 V的Virtex器件。先进

加工和0.18

设计规则已经导致

较小的骰子，更快的速度和更低的功耗。

I / O引脚3 V电压，并且可以承受5V电压与

外置100

电阻器。不支持PCI 5V电压。与

除了适当的外部电阻，任何引脚可容

吃了所需的任何电压。

银行的规则是不同的。与Virtex器件，所有输入

缓冲器由V供电

CCINT

。利用Virtex -E器件，

LVTTL ， LVCMOS2和PCI输入缓冲器由供电

在I / O电源电压V

CCO

在Virtex -E系列是比特流不兼容的Vir-

特家族，但的Virtex设计可被编译为等价

借出的Virtex -E设备。

在同一个包中的Virtex -E相同的设备和

的Virtex系列的引脚兼容一些小的例外

系统蒸发散。详细信息请参见数据表的引脚部分。

当地人掩模编程门阵列。在Virtex -E FAM-

随手包括九名成员

表1中。

积累经验的Virtex系列FPGA的Vir-获得

TEX -E系列是一个渐进的进步在可编

BLE逻辑设计。结合各种可编程的

系统功能，丰富的快捷，灵活的在互连的分层结构

NECT资源和先进的工艺技术， Vir-

TEX -E系列提供了高速和高容量

可编程逻辑解决方案，提高了设计的灵活性

同时缩短将产品推向市场。

的Virtex -E架构

的Virtex -E器件具有一个灵活的，定期的体系结构，

包括可配置逻辑块（ CLB）是一个阵列外加

通过可编程输入/输出模块（IOB ），所有四舍五入

通过丰富的快速，灵活的路由互连的层次

资源。路由资源的丰度允许

的Virtex -E系列，以满足即使是最大且最

复杂的设计。

的Virtex -E FPGA是基于SRAM ，并通过定制

加载配置数据到内部存储器单元。 CON-

成形的数据可以从外部SPROM （ mas-读

之三串行模式），或者可以被写入到FPGA

（ SelectMAP ，从串行和JTAG模式）。

该标准赛灵思基础系列和联盟

系列开发系统提供完整的设计

针对Virtex -E的支持，从行为涵盖各方面

和原理图输入，通过模拟，自动设计

翻译和实施，创造和下

加载配置比特流。

更高的性能

的Virtex -E设备提供比以前更好的性能

世代的FPGA 。设计可以实现同步

系统时钟频率高达240 MHz ，包括I / O或622 Mb / s的

使用源同步数据传输architech-

作上。的Virtex -E的I / O完全符合3.3 V PCI规范

系统蒸发散和接口可以实现，在操作

33 MHz或66 MHz的。

虽然性能设计相关的，许多设计

在速度超过133 MHz和可以在内部操作

达到了311兆赫。

表2中，第3页，

显示perfor-

曼斯数据的代表性电路，使用最坏情况

定时参数。

概述

在Virtex -E FPGA系列提供高性能，

大容量的可编程逻辑解决方案。戏剧性

增加硅效率的结果，从优化新

建筑的布局和布线效率和利用的

激进的6层金属0.18

CMOS工艺。这些

进步做出的Virtex -E FPGA的强大而灵活的替代方案

4个模块1

www.xilinx.com

1-800-255-7778

DS025-1 （ V1.5 ） 2002年7月17日

生产的产品规格

的Virtex -E 1.8 V内存扩展现场可编程门阵列

表2：

对于常见的电路功能表现

功能

寄存器到寄存器

位

的Virtex -E -7

加法器

流水线乘法器

地址译码器

16 ： 1多路复用器

奇偶树

芯片至芯片

8x8

16 x 16

4.3纳秒

6.3纳秒

4.4纳秒

5.1纳秒

3.8纳秒

5.5纳秒

4.6纳秒

3.5纳秒

4.3纳秒

5.9纳秒

HSTL IV类

LVTTL ， 16毫安，快速压摆

LVDS

LVPECL

的Virtex -E扩展内存器件/封装组合和最大I / O

表3：

的Virtex -EM系列的最大用户I / O通过器件/封装（不包括专用时钟引脚）

包

BG560

FG676

FG900

XCV405E

404

556

XCV812E

404

的Virtex -E扩展内存订购信息

例如： XCV405E - 6BG560C

设备类型

温度范围

C =商业（T

= 0℃至

+85C)

I =工业（T

40C

+100C)

引脚数

套餐类型

BG =球栅阵列

FG =细间距球栅阵列

DS025_001_112000

速度等级

(-6, -7, -8)

图1：

的Virtex订购信息

DS025-1 （ V1.5 ） 2002年7月17日

生产的产品规格

www.xilinx.com

1-800-255-7778

4个模块1

的Virtex -E 1.8 V内存扩展现场可编程门阵列

修订历史

下表显示的修订历史本文件。

日期

03/23/00

08/01/00

VERSION

1.0

1.1

Xilinx最初版本。

积累了编辑和修正。升级为初步。预览-8号补充。

重新格式化为坚持企业文档风格指南。在细微的变化

BG560引脚输出表。

04/02/01

1.4

07/17/02

1.5

在表3中（模块4 ）

FG676细间距BGA - XCV405E ，

以下引脚无

不再标记为VREF ： B7 ， G16 ， G26 ， W26 ， AF20 ， AF8 ， Y1 ， H1 。

最小值加入

的Virtex -E电气特性

表。

更新速度等级-8号码

的Virtex -E电气特性

表

（ 3单元）。

更新了最低表11 （第2章），并添加注释到表12 （第2章）。

加入到注2：

绝对最大额定值

（ 3单元）。

一切都改变最小保持时间来为-0.4

全局时钟的建立和保持为LVTTL

标准与DLL

（ 3单元）。

修订后的最大的T

DLLPW

为-6速度等级

DLL时序参数

（ 3单元）。

表4

FG676细间距BGA - XCV405E ，

销B19不再标记为VREF ，

和引脚G16现标记为VREF 。

在更新后的值

的Virtex -E开关特性

表。

转换后的数据表，以模块化的形式。看

的Virtex -E扩展内存数据

表，

下文。

数据表名称升级，从初步生产。

调整

09/19/00

1.2

11/20/00

1.3

的Virtex -E扩展内存数据表

在Virtex -E扩展内存数据表包含以下模块：

DS025-1 ，的Virtex -E 1.8扩展内存的FPGA ：

简介和订购信息（模块1 ）

DS025-3 ，的Virtex -E 1.8扩展内存的FPGA ：

DC和开关特性（模块3 ）

DS025-2 ，的Virtex -E 1.8扩展内存的FPGA ：

功能说明（模块2 ）

DS025-4 ，的Virtex -E 1.8扩展内存的FPGA ：

接脚分布表（模块4 ）

4个模块1

www.xilinx.com

1-800-255-7778

DS025-1 （ V1.5 ） 2002年7月17日

生产的产品规格

的Virtex -E 1.8 V扩展内存

现场可编程门阵列

DS025-2 （ V2.1 ） 2002年7月17日

生产的产品规格

建筑描述

的Virtex -E阵列

在Virtex -E用户可编程门阵列（见

图1）

包括两个主要的配置元素：配置

逻辑块（ CLB）是与输入/输出模块（IOB ）。

CLB中提供了构建的功能元件

逻辑。

IOB中提供的封装引脚接口

和CLB中。

个CLB互连通过一个通用布线矩阵（ GRM ）。

在GRM包括位于路由开关的阵列

水平和垂直布线通道的交叉处。

每个CLB巢成VersaBlock 也提供本地

路由资源的CLB连接到GRM 。

该VersaRing I / O接口提供了额外的路由

围绕所述装置的周边资源。这种路由

提高了I / O路由能力，并促进销锁紧。

在Virtex -E架构还包括以下电路

连接到该GRM ：

专用块的每一个4096位的记忆

时钟的DLL时钟分配延迟补偿

和时钟域控制

三态缓冲器（ BUFTs ）与每个CLB的相关联的

开车专用分割的水平布线资源

DLLDLL

存储在静态存储单元的值控制配置

逻辑元件和互连资源。这些值

加载到上电的存储单元，并且如果可以重新加载

需要改变装置的功能。

输入/输出模块

在Virtex -E IOB ，

图2中，

功能的SelectIO + 输入和

支持多种I / O信号标输出

dards （见

表1）。

弱

管理人

TCE

OCE

PAD

OBUFT

可编程

延迟

IBUF

VREF

CLK

ICE

ds022_02_091300

图2：

的Virtex -E输入/输出模块（IOB ）

VersaRing

这三个IOB存储元件的功能无论是作为

边沿触发的D型触发器或电平敏感的锁存器。

每个IOB有一个时钟信号（CLK ），由三个共享

触发器和独立的时钟使能为每个信号

触发器。

勃拉姆斯

个CLB

勃拉姆斯

个CLB

IOB的

VersaRing

DLLDLL

ds022_001_121099

图1：

的Virtex -E架构概述

http://www.xilinx.com/legal.htm 。

所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。

DS025-2 （ V2.1 ） 2002年7月17日

www.xilinx.com

1-800-255-7778

4模块2