0
R
的Virtex -E 1.8 V扩展内存
现场可编程门阵列
0
0
DS025-1 （ V1.4 ） 2001年4月2日
初步产品规格
特点
速度快，扩展块RAM ， 1.8 V FPGA系列
- 560 KB和1120 KB的嵌入式RAM块
- 130 MHz的内部性能（ 4 LUT水平）
- PCI兼容3.3 V ，六十四分之三十二位， 33/66 MHz的
成熟的SelectRAM + 存储器层次结构
- 294 KB的内部配置的分布式RAM
- 截至同步内部RAM块1,120 KB
- 真正的双端口块RAM
- 内存带宽高达2.24 TB /秒（相当于
超过100 RAMBUS通道带宽）
- 专为高性能的接口
外部存储器
·
200 MHz的ZBT SRAM的*
·
200 Mb / s的DDR SDRAM芯片
高度灵活的SelectIO + 技术
- 支持20高性能接口标准
- 高达556单端I / O或达201
差分I / O对的总带宽
>100 Gb / s的
完整的行业标准差分信号
支持
- LVDS （ 622 Mb / s的） ， BLVDS （总线LVDS ） ， LVPECL
- 铝I / O信号可以是输入，输出或双向
* ZBT是集成设备技术公司的商标。
LVPECL和LVDS时钟输入为300 + MHz的
钟
自主知识产权的高性能SelectLink
技术
- 80 Gb / s的芯片到芯片的通信链路
- 支持双倍数据速率（ DDR ）接口
- 基于Web的高密度脂蛋白的产生方法
八个全数字延时锁定环（ DLL）的
IEEE 1149.1边界扫描逻辑
支持赛灵思基础系列和联盟
系列开发系统
- 互联网团队设计（赛灵思ITD ）工具的理想选择
多万门密度设计
- 选择广泛的PC或工作站平台
基于SRAM的系统内配置
- 无限的可重复编程
先进的包装选项
- 1.0毫米FG676和FG900
- 1.27毫米BG560
0.18
m
与铜米6层金属工艺
互联
100 ％出厂测试
-
介绍
在Virtex -E扩展内存（的Virtex -EM ）系列
FPGA中是非常成功的Virtex -E的扩展
系列架构。在Virtex- EM系列（在显示设备
表1）
包括所有的Virtex -E的功能，再加上额外
tional块RAM中，用于诸如网络有用
开关和高性能的视频图形系统。
赛灵思开发出的Virtex -EM系列产品，使
客户设计需要高内存的系统频带 -
宽度，如160 Gb / s的网络交换机。不同于传统
ASIC器件，该系列产品还支持快速进入市场
交付，因为开发工程已经
完成。刚刚完成设计和编程
装置。不存在的NRE ，无硅的生产周期，且无
额外的延迟设计的返工。此外，设计师
可以在任何时间更新设计通过网络提供
产品升级或更新客户更早。
在Virtex- EM系列是十五年以上的结果
对FPGA设计经验。赛灵思支持 - 史
通过提供最高水平的荷兰国际集团的客户应用
逻辑，RAM和功能在同行业中可用。该Vir-
TEX -EM系列，首先FPGA的部署铜互连，
提供了性能和高内存带宽
先进的系统集成没有初始投资，
较长的开发周期，并有望在TRA-库存风险
ditional ASIC开发。
2001 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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4个模块1
1
的Virtex -E 1.8 V内存扩展现场可编程门阵列
R
表1：
的Virtex -E内存扩展现场可编程门阵列家族成员
设备
XCV405E
XCV812E
逻辑门
129,600
254,016
CLB阵列
40 x 60
56 x 84
逻辑
细胞
10,800
21,168
迪FF erential
I / O对
183
201
用户I / O
404
556
的BlockRAM
位
573,440
1,146,880
分布
RAM位
153,600
301,056
的Virtex -E相比， Virtex器件
在Virtex -E系列提供了多达43200个逻辑单元的设备
高达30％的比Virtex系列更快。
/ S使用源I / O性能提高到622兆
同步数据传输体系结构和同步的
用赎罪理性的系统性能高达240 MHz
GLED端SelectI / O技术。额外的I / O标准
支持，特别是LVPECL ，LVDS和BLVDS ，这
使用每个信号的两个引脚。几乎所有的信号引脚可用于
对于这些新的标准。
的Virtex -E器件具有高达640 KB的速度（ 250MHz的）
块状SelectRAM ，但个别的RAM都是相同
规模和结构的Virtex系列。他们也有
8 DLL文件，而不是在Virtex器件的四个。每个indi-
维杜阿尔的DLL略有容易时钟镜像改善
和4倍倍频。
V
CCINT
中，电源电压为所述内部逻辑和MEM-
储器， 1.8 V，而不是2.5 V的Virtex器件。先进
加工和0.18
m
米设计规则已经导致
较小的骰子，更快的速度和更低的功耗。
I / O引脚3 V电压，并且可以承受5V电压与
外置100
W
电阻器。不支持PCI 5V电压。与
除了适当的外部电阻，任何引脚可容
吃了所需的任何电压。
银行的规则是不同的。与Virtex器件，所有输入
缓冲器由V供电
CCINT
。利用Virtex -E器件，
LVTTL ， LVCMOS2和PCI输入缓冲器由供电
在I / O电源电压V
CCO
.
在Virtex -E系列是比特流不兼容的Vir-
特家族，但的Virtex设计可被编译为等价
借出的Virtex -E设备。
在同一个包中的Virtex -E相同的设备和
的Virtex系列的引脚兼容一些小的例外
系统蒸发散。详细信息请参见数据表的引脚部分。
当地人掩模编程门阵列。在Virtex -E FAM-
随手包括九名成员
表1中。
积累经验的Virtex系列FPGA的Vir-获得
TEX -E系列是一个渐进的进步在可编
BLE逻辑设计。结合各种可编程的
系统功能，丰富的快捷，灵活的在互连的分层结构
NECT资源和先进的工艺技术， Vir-
TEX -E系列提供了高速和高容量
可编程逻辑解决方案，提高了设计的灵活性
同时缩短将产品推向市场。
的Virtex -E架构
的Virtex -E器件具有一个灵活的，定期的体系结构，
包括可配置逻辑块（ CLB）是一个阵列外加
通过可编程输入/输出模块（IOB ） ，所有四舍五入
通过丰富的快速，灵活的路由互连的层次
资源。路由资源的丰度允许
的Virtex -E系列，以满足即使是最大且最
复杂的设计。
的Virtex -E FPGA是基于SRAM ，并通过定制
加载配置数据到内部存储器单元。 CON-
成形的数据可以从外部SPROM （ mas-读
之三串行模式） ，或者可以被写入到FPGA
（ SelectMAP ，从串行和JTAG模式） 。
该标准赛灵思基础系列和联盟
系列开发系统提供完整的设计
针对Virtex -E的支持，从行为涵盖各方面
和原理图输入，通过模拟，自动设计
翻译和实施，创造和下
加载配置比特流。
更高的性能
的Virtex -E设备提供比以前更好的性能
世代的FPGA 。设计可以实现同步
系统时钟频率高达240 MHz ，包括I / O或622 Mb / s的
使用源同步数据传输architech-
作上。的Virtex -E的I / O完全符合3.3 V PCI规范
系统蒸发散和接口可以实现，在操作
33 MHz或66 MHz的。
虽然性能设计相关的，许多设计
在速度超过133 MHz和可以在内部操作
达到了311兆赫。
表2中，第3页，
显示perfor-
曼斯数据的代表性电路，使用最坏情况
定时参数。
概述
在Virtex -E FPGA系列提供高性能，
大容量的可编程逻辑解决方案。戏剧性
增加硅效率的结果，从优化新
建筑的布局和布线效率和利用的
激进的6层金属0.18
m
米CMOS工艺。这些
进步做出的Virtex -E FPGA的强大而灵活的替代方案
4个模块1
2
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DS025-1 （ V1.4 ） 2001年4月2日
初步产品规格
R
的Virtex -E 1.8 V内存扩展现场可编程门阵列
表2：
对于常见的电路功能表现
功能
寄存器到寄存器
位
的Virtex -E -7
加法器
流水线乘法器
地址译码器
16 ： 1多路复用器
奇偶树
芯片至芯片
16
64
8x8
16 x 16
16
64
4.3纳秒
6.3纳秒
4.4纳秒
5.1纳秒
3.8纳秒
5.5纳秒
4.6纳秒
9
18
36
3.5纳秒
4.3纳秒
5.9纳秒
HSTL IV类
LVTTL ， 16毫安，快速压摆
LVDS
LVPECL
的Virtex -E扩展内存器件/封装组合和最大I / O
表3：
的Virtex -EM系列的最大用户I / O通过器件/封装（不包括专用时钟引脚）
包
BG560
FG676
FG900
XCV405E
404
404
556
XCV812E
404
的Virtex -E扩展内存订购信息
例如： XCV405E - 6BG560C
设备类型
温度范围
C =商业（T
J
= 0℃至
+85C)
I =工业（T
J
=
40C
to
+100C)
引脚数
套餐类型
BG =球栅阵列
FG =细间距球栅阵列
DS025_001_112000
速度等级
(-6, -7, -8)
图1：
的Virtex订购信息
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初步产品规格
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的Virtex -E 1.8 V内存扩展现场可编程门阵列
R
修订历史
下表显示的修订历史本文件。
日期
03/23/00
08/01/00
VERSION
1.0
1.1
Xilinx最初版本。
积累了编辑和修正。升级为初步。预览-8号补充。
重新格式化为坚持企业文档风格指南。在细微的变化
BG560引脚输出表。
04/02/01
1.4
在表3中（模块4 ）
FG676细间距BGA - XCV405E ，
以下引脚无
不再标记为VREF ： B7 ， G16 ， G26 ， W26 ， AF20 ， AF8 ， Y1 ， H1 。
最小值加入
的Virtex -E电气特性
表。
更新速度等级-8号码
的Virtex -E电气特性
表
（ 3单元） 。
更新了最低表11 （第2章） ，并添加注释到表12 （第2章） 。
加入到注2：
绝对最大额定值
（ 3单元） 。
一切都改变最小保持时间来为-0.4
全局时钟的建立和保持为LVTTL
标准与DLL
（ 3单元） 。
修订后的最大的T
DLLPW
为-6速度等级
DLL时序参数
（ 3单元） 。
In
表4
FG676细间距BGA - XCV405E ，
销B19不再标记为VREF ，
和引脚G16现标记为VREF 。
在更新后的值
的Virtex -E开关特性
表。
转换后的数据表，以模块化的形式。看
的Virtex -E扩展内存数据
表，
下文。
调整
09/19/00
1.2
11/20/00
1.3
的Virtex -E扩展内存数据表
在Virtex -E扩展内存数据表包含以下模块：
DS025-1 ，的Virtex -E 1.8扩展内存的FPGA ：
简介和订购信息（模块1 ）
DS025-3 ，的Virtex -E 1.8扩展内存的FPGA ：
DC和开关特性（模块3 ）
DS025-2 ，的Virtex -E 1.8扩展内存的FPGA ：
功能说明（模块2 ）
DS025-4 ，的Virtex -E 1.8扩展内存的FPGA ：
接脚分布表（模块4 ）
4个模块1
4
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初步产品规格
0
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的Virtex -E 1.8 V扩展内存
现场可编程门阵列
0
0
DS025-1 （ V1.4 ） 2001年4月2日
初步产品规格
特点
速度快，扩展块RAM ， 1.8 V FPGA系列
- 560 KB和1120 KB的嵌入式RAM块
- 130 MHz的内部性能（ 4 LUT水平）
- PCI兼容3.3 V ，六十四分之三十二位， 33/66 MHz的
成熟的SelectRAM + 存储器层次结构
- 294 KB的内部配置的分布式RAM
- 截至同步内部RAM块1,120 KB
- 真正的双端口块RAM
- 内存带宽高达2.24 TB /秒（相当于
超过100 RAMBUS通道带宽）
- 专为高性能的接口
外部存储器
·
200 MHz的ZBT SRAM的*
·
200 Mb / s的DDR SDRAM芯片
高度灵活的SelectIO + 技术
- 支持20高性能接口标准
- 高达556单端I / O或达201
差分I / O对的总带宽
>100 Gb / s的
完整的行业标准差分信号
支持
- LVDS （ 622 Mb / s的） ， BLVDS （总线LVDS ） ， LVPECL
- 铝I / O信号可以是输入，输出或双向
* ZBT是集成设备技术公司的商标。
LVPECL和LVDS时钟输入为300 + MHz的
钟
自主知识产权的高性能SelectLink
技术
- 80 Gb / s的芯片到芯片的通信链路
- 支持双倍数据速率（ DDR ）接口
- 基于Web的高密度脂蛋白的产生方法
八个全数字延时锁定环（ DLL）的
IEEE 1149.1边界扫描逻辑
支持赛灵思基础系列和联盟
系列开发系统
- 互联网团队设计（赛灵思ITD ）工具的理想选择
多万门密度设计
- 选择广泛的PC或工作站平台
基于SRAM的系统内配置
- 无限的可重复编程
先进的包装选项
- 1.0毫米FG676和FG900
- 1.27毫米BG560
0.18
m
与铜米6层金属工艺
互联
100 ％出厂测试
-
介绍
在Virtex -E扩展内存（的Virtex -EM ）系列
FPGA中是非常成功的Virtex -E的扩展
系列架构。在Virtex- EM系列（在显示设备
表1）
包括所有的Virtex -E的功能，再加上额外
tional块RAM中，用于诸如网络有用
开关和高性能的视频图形系统。
赛灵思开发出的Virtex -EM系列产品，使
客户设计需要高内存的系统频带 -
宽度，如160 Gb / s的网络交换机。不同于传统
ASIC器件，该系列产品还支持快速进入市场
交付，因为开发工程已经
完成。刚刚完成设计和编程
装置。不存在的NRE ，无硅的生产周期，且无
额外的延迟设计的返工。此外，设计师
可以在任何时间更新设计通过网络提供
产品升级或更新客户更早。
在Virtex- EM系列是十五年以上的结果
对FPGA设计经验。赛灵思支持 - 史
通过提供最高水平的荷兰国际集团的客户应用
逻辑，RAM和功能在同行业中可用。该Vir-
TEX -EM系列，首先FPGA的部署铜互连，
提供了性能和高内存带宽
先进的系统集成没有初始投资，
较长的开发周期，并有望在TRA-库存风险
ditional ASIC开发。
2001 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS025-1 （ V1.4 ） 2001年4月2日
初步产品规格
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4个模块1
1
的Virtex -E 1.8 V内存扩展现场可编程门阵列
R
表1：
的Virtex -E内存扩展现场可编程门阵列家族成员
设备
XCV405E
XCV812E
逻辑门
129,600
254,016
CLB阵列
40 x 60
56 x 84
逻辑
细胞
10,800
21,168
迪FF erential
I / O对
183
201
用户I / O
404
556
的BlockRAM
位
573,440
1,146,880
分布
RAM位
153,600
301,056
的Virtex -E相比， Virtex器件
在Virtex -E系列提供了多达43200个逻辑单元的设备
高达30％的比Virtex系列更快。
/ S使用源I / O性能提高到622兆
同步数据传输体系结构和同步的
用赎罪理性的系统性能高达240 MHz
GLED端SelectI / O技术。额外的I / O标准
支持，特别是LVPECL ，LVDS和BLVDS ，这
使用每个信号的两个引脚。几乎所有的信号引脚可用于
对于这些新的标准。
的Virtex -E器件具有高达640 KB的速度（ 250MHz的）
块状SelectRAM ，但个别的RAM都是相同
规模和结构的Virtex系列。他们也有
8 DLL文件，而不是在Virtex器件的四个。每个indi-
维杜阿尔的DLL略有容易时钟镜像改善
和4倍倍频。
V
CCINT
中，电源电压为所述内部逻辑和MEM-
储器， 1.8 V，而不是2.5 V的Virtex器件。先进
加工和0.18
m
米设计规则已经导致
较小的骰子，更快的速度和更低的功耗。
I / O引脚3 V电压，并且可以承受5V电压与
外置100
W
电阻器。不支持PCI 5V电压。与
除了适当的外部电阻，任何引脚可容
吃了所需的任何电压。
银行的规则是不同的。与Virtex器件，所有输入
缓冲器由V供电
CCINT
。利用Virtex -E器件，
LVTTL ， LVCMOS2和PCI输入缓冲器由供电
在I / O电源电压V
CCO
.
在Virtex -E系列是比特流不兼容的Vir-
特家族，但的Virtex设计可被编译为等价
借出的Virtex -E设备。
在同一个包中的Virtex -E相同的设备和
的Virtex系列的引脚兼容一些小的例外
系统蒸发散。详细信息请参见数据表的引脚部分。
当地人掩模编程门阵列。在Virtex -E FAM-
随手包括九名成员
表1中。
积累经验的Virtex系列FPGA的Vir-获得
TEX -E系列是一个渐进的进步在可编
BLE逻辑设计。结合各种可编程的
系统功能，丰富的快捷，灵活的在互连的分层结构
NECT资源和先进的工艺技术， Vir-
TEX -E系列提供了高速和高容量
可编程逻辑解决方案，提高了设计的灵活性
同时缩短将产品推向市场。
的Virtex -E架构
的Virtex -E器件具有一个灵活的，定期的体系结构，
包括可配置逻辑块（ CLB）是一个阵列外加
通过可编程输入/输出模块（IOB ） ，所有四舍五入
通过丰富的快速，灵活的路由互连的层次
资源。路由资源的丰度允许
的Virtex -E系列，以满足即使是最大且最
复杂的设计。
的Virtex -E FPGA是基于SRAM ，并通过定制
加载配置数据到内部存储器单元。 CON-
成形的数据可以从外部SPROM （ mas-读
之三串行模式） ，或者可以被写入到FPGA
（ SelectMAP ，从串行和JTAG模式） 。
该标准赛灵思基础系列和联盟
系列开发系统提供完整的设计
针对Virtex -E的支持，从行为涵盖各方面
和原理图输入，通过模拟，自动设计
翻译和实施，创造和下
加载配置比特流。
更高的性能
的Virtex -E设备提供比以前更好的性能
世代的FPGA 。设计可以实现同步
系统时钟频率高达240 MHz ，包括I / O或622 Mb / s的
使用源同步数据传输architech-
作上。的Virtex -E的I / O完全符合3.3 V PCI规范
系统蒸发散和接口可以实现，在操作
33 MHz或66 MHz的。
虽然性能设计相关的，许多设计
在速度超过133 MHz和可以在内部操作
达到了311兆赫。
表2中，第3页，
显示perfor-
曼斯数据的代表性电路，使用最坏情况
定时参数。
概述
在Virtex -E FPGA系列提供高性能，
大容量的可编程逻辑解决方案。戏剧性
增加硅效率的结果，从优化新
建筑的布局和布线效率和利用的
激进的6层金属0.18
m
米CMOS工艺。这些
进步做出的Virtex -E FPGA的强大而灵活的替代方案
4个模块1
2
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DS025-1 （ V1.4 ） 2001年4月2日
初步产品规格
R
的Virtex -E 1.8 V内存扩展现场可编程门阵列
表2：
对于常见的电路功能表现
功能
寄存器到寄存器
位
的Virtex -E -7
加法器
流水线乘法器
地址译码器
16 ： 1多路复用器
奇偶树
芯片至芯片
16
64
8x8
16 x 16
16
64
4.3纳秒
6.3纳秒
4.4纳秒
5.1纳秒
3.8纳秒
5.5纳秒
4.6纳秒
9
18
36
3.5纳秒
4.3纳秒
5.9纳秒
HSTL IV类
LVTTL ， 16毫安，快速压摆
LVDS
LVPECL
的Virtex -E扩展内存器件/封装组合和最大I / O
表3：
的Virtex -EM系列的最大用户I / O通过器件/封装（不包括专用时钟引脚）
包
BG560
FG676
FG900
XCV405E
404
404
556
XCV812E
404
的Virtex -E扩展内存订购信息
例如： XCV405E - 6BG560C
设备类型
温度范围
C =商业（T
J
= 0℃至
+85C)
I =工业（T
J
=
40C
to
+100C)
引脚数
套餐类型
BG =球栅阵列
FG =细间距球栅阵列
DS025_001_112000
速度等级
(-6, -7, -8)
图1：
的Virtex订购信息
DS025-1 （ V1.4 ） 2001年4月2日
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4个模块1
3
的Virtex -E 1.8 V内存扩展现场可编程门阵列
R
修订历史
下表显示的修订历史本文件。
日期
03/23/00
08/01/00
VERSION
1.0
1.1
Xilinx最初版本。
积累了编辑和修正。升级为初步。预览-8号补充。
重新格式化为坚持企业文档风格指南。在细微的变化
BG560引脚输出表。
04/02/01
1.4
在表3中（模块4 ）
FG676细间距BGA - XCV405E ，
以下引脚无
不再标记为VREF ： B7 ， G16 ， G26 ， W26 ， AF20 ， AF8 ， Y1 ， H1 。
最小值加入
的Virtex -E电气特性
表。
更新速度等级-8号码
的Virtex -E电气特性
表
（ 3单元） 。
更新了最低表11 （第2章） ，并添加注释到表12 （第2章） 。
加入到注2：
绝对最大额定值
（ 3单元） 。
一切都改变最小保持时间来为-0.4
全局时钟的建立和保持为LVTTL
标准与DLL
（ 3单元） 。
修订后的最大的T
DLLPW
为-6速度等级
DLL时序参数
（ 3单元） 。
In
表4
FG676细间距BGA - XCV405E ，
销B19不再标记为VREF ，
和引脚G16现标记为VREF 。
在更新后的值
的Virtex -E开关特性
表。
转换后的数据表，以模块化的形式。看
的Virtex -E扩展内存数据
表，
下文。
调整
09/19/00
1.2
11/20/00
1.3
的Virtex -E扩展内存数据表
在Virtex -E扩展内存数据表包含以下模块：
DS025-1 ，的Virtex -E 1.8扩展内存的FPGA ：
简介和订购信息（模块1 ）
DS025-3 ，的Virtex -E 1.8扩展内存的FPGA ：
DC和开关特性（模块3 ）
DS025-2 ，的Virtex -E 1.8扩展内存的FPGA ：
功能说明（模块2 ）
DS025-4 ，的Virtex -E 1.8扩展内存的FPGA ：
接脚分布表（模块4 ）
4个模块1
4
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DS025-1 （ V1.4 ） 2001年4月2日
初步产品规格
<BL Blue>
R
Platform Flash在系统
可编程配置
PROM的
产品speci fi cation
DS123 （ V2.9 ） 2006年5月9日
0
特点
在系统可编程PROM中的配置
赛灵思FPGA
低功耗先进的CMOS NOR闪存工艺
20,000编程/擦除周期耐力
工作在整个工业温度范围
（ -40℃至+ 85℃）
IEEE标准1149.1 / 1532边界扫描（ JTAG ）
支持程序设计，原型设计和测试
标准FPGA的JTAG命令启动
CON组fi guration
级联存储较长或多个比特流
专用边界扫描（ JTAG ） I / O电源
(V
CCJ
)
I / O引脚兼容电压等级从
1.5V至3.3V
设计支持使用Xilinx ISE联盟和
基金会ISE系列软件包
XCF01S/XCF02S/XCF04S
3.3V电源电压
系列FPGA配置界面（最多33兆赫）
可在小尺寸的VO20和VOG20
包。
1.8V电源电压
串行或并行FPGA配置接口
（高达33 MHz）的
可在小尺寸VO48 ， VOG48 ， FS48 ，
和FSG48包
设计修改技术实现了存储和
访问多个设计修订的
CON组fi guration
内置的数据解压缩兼容赛灵思
先进的压缩技术
XCF08P/XCF16P/XCF32P
表1：
平台上的Flash PROM特点
设备
密度
V
CCINT
V
CCO
范围
V
CCJ
范围
套餐
节目
在系统
通过JTAG
串行
CONFIG 。
并行
CONFIG 。
设计
Revisioning
压缩
XCF01S
XCF02S
XCF04S
XCF08P
XCF16P
XCF32P
1兆位
2兆位
4兆位
8兆位
16兆位
32兆位
3.3V
3.3V
3.3V
1.8V
1.8V
1.8V
1.8V – 3.3V 2.5V – 3.3V
1.8V – 3.3V 2.5V – 3.3V
1.8V – 3.3V 2.5V – 3.3V
1.5V – 3.3V 2.5V – 3.3V
1.5V – 3.3V 2.5V – 3.3V
1.5V – 3.3V 2.5V – 3.3V
VO20/VOG20
VO20/VOG20
VO20/VOG20
VO48/VOG48
FS48/FSG48
VO48/VOG48
FS48/FSG48
VO48/VOG48
FS48/FSG48
描述
赛灵思推出平台的Flash一连串的系统
可编程配置PROM 。可在1到32
兆位（兆位）的密度，这些PROM中提供
易于使用，具有成本效益，并且可重新编程的方法
用于存储大量的Xilinx FPGA配置比特流。该
平台闪存PROM系列包括两个3.3V
XCFxxS PROM和1.8V XCFxxP PROM 。该XCFxxS
版本包括4兆位， 2 - Mb和1兆位PROM的那
支持主串行和从串行FPGA配置
模式（图
1 ，第2页） 。
该XCFxxP版本包括
支持主站32兆位， 16兆位，和8兆比特PROM的
串行，从串行，主动SelectMAP和从
SelectMAP FPGA配置模式（图
2 ，第2页） 。
的平台闪存PROM家人摘要
并且支持的功能显示在
表1中。
2003-2006 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
PowerPC是IBM公司的商标。所有其他商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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1
R
Platform Flash在系统可编程配置PROM
CLK
CE
OE /复位
TCK
TMS
TDI
TDO
控制
和
JTAG
接口
数据
内存
地址
数据
串行
接口
首席执行官
数据（ D0 ）
串行模式
CF
ds123_01_30603
图1：
XCFxxS平台闪存PROM框图
FI
CLK
CE
EN_EXT_SEL
OE /复位
忙
OSC
解压缩器
TCK
TMS
TDI
TDO
CLKOUT
控制
和
JTAG
接口
数据
地址
内存
数据
串行
or
并行
接口
首席执行官
数据（ D0 ）
（串行/并行模式）
D[1:7]
（并行模式）
CF
REV_SEL [1 ：0]的
ds123_19_122105
图2：
XCFxxP平台闪存PROM框图
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。具有CF的高，一
CE和OE启用后，存取时间短，数据
可在PROM的数据（ D0）销连接到
FPGA的DIN引脚。新的数据是可用很短的访问
之后的每个时钟上升沿的时间。在FPGA生成
时钟脉冲的适当数目，完成
配置。
当FPGA处于从串行模式下， PROM和
FPGA都时钟由外部时钟源，或
可选的只有XCFxxP PROM ， PROM的可
用来驱动FPGA的配置时钟。
该XCFxxP版本的平台的Flash PROM也
支持主动SelectMAP和从动SelectMAP （或
从并行） FPGA配置模式。当FPGA
在主SelectMAP模式下，FPGA生成
配置时钟驱动PROM 。当FPGA
是从SelectMAP模式，无论是外部振荡器
将生成的配置时钟驱动存储器PROM和
在FPGA ，或任选的XCFxxP PROM可用于
驱动FPGA的配置时钟。繁忙和低
CF高， CE和OE启用后，数据可在
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在PROM的数据（D0 - D7 ）引脚。新的数据是可用
之后的每个时钟上升沿短的存取时间。该数据是
时钟到FPGA上的下一个上升沿
CCLK 。一个自由运行的振荡器可以在从使用
并行/从SelecMAP模式。
该XCFxxP版本的平台的Flash PROM的规定
额外的高级功能。内置的数据解压缩
支持利用压缩PROM的文件，并设计
修订允许多个设计修改存储在
一个PROM或存储在多个PROM中。设计
revisioning ，外部引脚或内部控制位来
选择活动的设计修改。
多平台闪存PROM设备可级联
支持在需要时较大的配置文件
针对大型FPGA器件或针对多个FPGA
菊花链方式连接在一起。当利用先进
特点为XCFxxP平台的Flash PROM ，如
设计修订，其中编程跨度级联文件
PROM器件只能用于级联链被创建
只包含XCFxxP PROM中。如果高级XCFxxP
功能没有启用，那么级联链可
包括XCFxxP和XCFxxS PROM中。
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2
R
Platform Flash在系统可编程配置PROM
该平台的Flash PROM的与所有现有的FPGA器件系列的兼容。赛灵思FPGA的参考名单，
相应的兼容平台的Flash PROM中给出了
表2中。
平台闪存PROM和他们的能力的名单
在给定的
表3 ，第4页。
表2：
Xilinx FPGA和兼容的平台的Flash
PROM的
FPGA
的Virtex - 5 LX
XC5VLX30
XC5VLX50
XC5VLX85
XC5VLX110
XC5VLX220
XC5VLX330
的Virtex- 4 LX
XC4VLX15
XC4VLX25
XC4VLX40
XC4VLX60
XC4VLX80
XC4VLX100
XC4VLX160
XC4VLX200
的Virtex- 4 FX
XC4VFX12
XC4VFX20
XC4VFX40
XC4VFX60
XC4VFX100
XC4VFX140
的Virtex- 4 SX
XC4VSX25
XC4VSX35
XC4VSX55
的Virtex - II Pro X中
XC2VPX20
XC2VPX70
的Virtex -II Pro的
XC2VP2
XC2VP4
XC2VP7
XC2VP20
XC2VP30
XC2VP40
XC2VP50
XC2VP70
XC2VP100
1,305,376
3,006,496
4,485,408
8,214,560
11,589,920
15,868,192
19,021,344
26,098,976
34,292,768
XCF02S
XCF04S
XCF08P
XCF08P
XCF16P
XCF16P
XCF32P
XCF32P
XCF32P
(2)
8,214,560
26,098,976
XCF08P
XCF32P
9,147,648
13,700,288
22,749,184
XCF16P
XCF16P
XCF32P
4,765,568
7,242,624
14,936,192
21,002,880
33,065,408
47,856,896
XCF08P
XCF08P
XCF16P
XCF32P
XCF32P
XCF32P+XCF16P
4,765,568
7,819,904
12,259,712
17,717,632
23,291,008
30,711,680
40,347,008
51,367,808
XCF08P
XCF08P
XCF16P
XCF32P
XCF32P
XCF32P
XCF32P+XCF08P
XCF32P+XCF32P
8,374,016
12,556,672
21,845,632
29,124,608
53,139,456
XCF08P
XCF16P
XCF32P
XCF32P
XCF32P+XCF32P
表2：
Xilinx FPGA和兼容的平台的Flash
PROM的
（续）
FPGA
的Virtex-II
(3)
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
的Virtex -E
XCV50E
XCV100E
XCV200E
XCV300E
XCV400E
XCV405E
XCV600E
XCV812E
XCV1000E
XCV1600E
XCV2000E
XCV2600E
XCV3200E
VIRTEX
XCV50
XCV100
XCV150
XCV200
XCV300
XCV400
XCV600
XCV800
XCV1000
Spartan-3E
XC3S100E
XC3S250E
XC3S500E
581,344
1,352,192
2,267,136
XCF01S
XCF02S
XCF04S
559,200
781,216
1,040,096
1,335,840
1,751,808
2,546,048
3,607,968
4,715,616
6,127,744
XCF01S
XCF01S
XCF01S
XCF02S
XCF02S
XCF04S
XCF04S
XCF08P
XCF08P
630,048
863,840
1,442,016
1,875,648
2,693,440
3,430,400
3,961,632
6,519,648
6,587,520
8,308,992
10,159,648
12,922,336
16,283,712
XCF01S
XCF01S
XCF02S
XCF02S
XCF04S
XCF04S
XCF04S
XCF08P
XCF08P
XCF08P
XCF16P
XCF16P
XCF16P
360,096
635,296
1,697,184
2,761,888
4,082,592
5,659,296
7,492,000
10,494,368
15,659,936
21,849,504
29,063,072
XCF01S
XCF01S
XCF02S
XCF04S
XCF04S
XCF08P
XCF08P
XCF16P
XCF16P
XCF32P
XCF32P
CON组fi guration
流
平台上的Flash PROM
(1)
CON组fi guration
流
平台上的Flash PROM
(1)
79704832 XCF32P + XCF32P + XCF16P
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R
Platform Flash在系统可编程配置PROM
表2：
Xilinx FPGA和兼容的平台的Flash
PROM的
（续）
FPGA
XC3S1200E
XC3S1600E
Spartan-3L
XC3S1000L
XC3S1500L
XC3S5000L
Spartan-3
XC3S50
XC3S200
XC3S400
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
的Spartan- IIE
XC2S50E
XC2S100E
XC2S150E
XC2S200E
XC2S300E
XC2S400E
XC2S600E
的Spartan- II
XC2S15
XC2S30
XC2S50
XC2S100
XC2S150
XC2S200
注意事项：
1.
2.
3.
如果设计修订或其他高级功能的支持
需要时， XCFxxP可以作为一种替代
XCF01S ， XCF02S ，或XCF04S 。
假设使用的压缩。
最大可能的Virtex-II比特流大小来指定。参考
与Virtex -II用户指南关于bitgen选项的信息
影响比特流的大小。
程序设计
在系统编程
在系统可编程的PROM可编程
单独或两个以上的可以菊花链连接在一起
并通过标准的4针JTAG在系统编程
协议中所示
网络连接gure 3 。
在系统编程
提供快速，高效的设计迭代和消除
不必要的包裹处理和管座。该
编程数据序列被输送到装置
无论是采用Xilinx公司的iMPACT软件和赛灵思下载
电缆，一个第三方的JTAG开发系统，一
JTAG兼容板测试仪，或一个简单的微处理器
接口仿真JTAG指令序列。该
iMPACT软件能同时输出串行矢量格式（ SVF ）
文件与任何工具的使用接受SVF格式，包括
自动测试设备。在系统内编程，
首席执行官输出驱动为高电平。所有其他输出都在举行
高阻抗状态，或在在钳位电平举行
在系统编程。在系统编程是完全
横跨推荐的工作电压支撑并
温度范围。
CON组fi guration
流
3,832,320
5,957,760
3,223,488
5,214,784
13,271,936
439,264
1,047,616
1,699,136
3,223,488
5,214,784
7,673,024
11,316,864
13,271,936
630,048
863,840
1,134,496
1,442,016
1,875,648
2,693,440
3,961,632
197,696
336,768
559,200
781,216
1,040,096
1,335,840
平台上的Flash PROM
(1)
XCF04S
XCF08P
XCF04S
XCF08P
XCF16P
XCF01S
XCF01S
XCF02S
XCF04S
XCF08P
XCF08P
XCF16P
XCF16P
XCF01S
XCF01S
XCF02S
XCF02S
XCF02S
XCF04S
XCF04S
V
CC
XCF01S
GND
XCF01S
XCF01S
XCF01S
XCF01S
XCF02S
(a)
(b)
DS026_02_082703
图3：
JTAG在系统编程操作
（一）焊接设备到PCB
（二）计划使用下载电缆
OE /复位
1/2/4兆位XCFxxS平台的Flash PROM的在系统
规划算法导致发行内部的
设备复位，导致OE / RESET脉冲低电平。
外部编程
赛灵思可重新编程的PROM ，也可以通过编程
赛灵思MULTIPRO桌面工具或第三方设备
程序员。这提供了使用的附加的灵活性
具有在系统可编程预编程的设备
选项为今后的改进和设计变更。
表3：
平台上的Flash PROM容量
平台
闪存PROM
XCF01S
XCF02S
XCF04S
CON组fi guration
位
平台
闪存PROM
CON组fi guration
位
8,388,608
16,777,216
33,554,432
1,048,576 XCF08P
2,097,152 XCF16P
4,194,304 XCF32P
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4
R
Platform Flash在系统可编程配置PROM
操作。对于XCFxxS PROM ，读保护
安全位被置为整个设备，并重新读
保护安全位需要擦除整个设备。为
在XCFxxP PROM的读保护安全位可设置
对于个性化的设计修改，并重新读
保护位要求删除特定的设计修改。
可靠性和耐用性
赛灵思在系统可编程产品提供
20000保证耐力水平系统
编程/擦除周期和20的最小数据保持
年。每个器件满足所有的功能，性能和
在此忍耐极限数据保存规范。
写保护
设计安全性
赛灵思在系统可编程平台闪存PROM
器件集成了先进的数据安全功能，以充分
防止未经授权的FPGA编程数据
通过JTAG读取。该XCFxxP PROM的也可以是
编程以防止意外的写入通过JTAG 。
表4
和
表5
显示可用的安全设置
在XCFxxS PROM和XCFxxP PROM ，分别。
该XCFxxP PROM设备还允许用户编写
保护（或锁定），特定的设计修改，以防止
无意擦除或编程操作。一旦设定，
写保护安全位为个性化的设计修改
必须复位（使用UNLOCK命令后面
ISC_ERASE命令）擦除或编程前
就可以执行操作。
表4：
XCFxxS设备数据安全选项
读保护
读保护安全位可以由用户来设定
防止内部编程模式被读取或
通过JTAG复制。读保护并不妨碍写
表5：
XCFxxP设计修订数据安全选项
读保护
复位（默认）
复位（默认）
SET
SET
读保护
复位（默认）
SET
读取/验证
抑制
节目
抑制
抹去
抑制
写保护
复位（默认）
SET
复位（默认）
SET
读取/验证
抑制
抑制方案
擦除抑制的
IEEE 1149.1边界扫描（ JTAG ）
该平台闪存PROM系列是与IEEE兼容
1149.1边界扫描标准和IEEE 1532
在系统配置标准。测试访问端口（TAP ）
并提供寄存器，支持所有必要的边界
扫描的指令，以及许多可选的
由IEEE标准规定的说明。 1149.1 。此外，该
JTAG接口用于实现在系统编程
商（ISP） ，以方便配置，擦除和验证
操作平台的Flash PROM设备上。
表6
第6页
列出了必需的和可选的边界扫描
在平台闪存PROM中支持的指令。参考
以IEEE标准。 1149.1规范的完整
的边界扫描体系结构的描述和所要求的
和可选说明。
注意！
该XCFxxP JTAG TAP暂停状态是不完全符合
在JTAG 1149.1规范。如果一个JTAG移位操作的暂时停顿
要求，则停止JTAG TCK时钟和维护中的JTAG TAP
JTAG移位IR或Shift -DR TAP状态。不要过渡XCFxxP JTAG TAP
通过JTAG暂停IR或暂停-DR TAP状态暂时暂停
JTAG移位操作。
指令寄存器
指令寄存器（ IR）为平台闪存PROM
的指令期间被连接到TDI和TDO之间
扫描序列。在准备的指令扫描
序，指令寄存器的并行加载了
固定指令捕捉模式。这个图案被移出
到TDO （ LSB在前），在指令移入
指令寄存器从TDI 。
XCFxxS指令寄存器（ 8位宽）
的指令寄存器（IR ）的XCFxxS PROM是8
位宽，并且在一个连接TDI和TDO之间
指令扫描序列。的详细组成
指令俘获模式中示出
表7中，第6页。
该指令捕捉模式移出XCFxxS的
装置包括红外[7：0 ] 。 IR [ 7：5]是保留位，并且设置
至逻辑0。该控制器状态字段，红外[4]，包含逻辑1，如果
该设备是目前在系统配置（ ISC ）
模式;否则，它包含逻辑0的安全字段，
IR [3]，包含逻辑1，如果该设备已经被编程
在安全选项打开的情况;否则，它包含
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