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R
的Virtex -E 1.8 V
现场可编程门阵列
0
0
DS022-1 （ V2.2 ） 2001年11月9日
初步产品规格
特点
速度快，高密度1.8 V FPGA系列
- 密度范围从58 K至4M的系统门
- 130 MHz的内部性能（ 4 LUT水平）
- 专为低功耗运行
- PCI兼容3.3 V ，六十四分之三十二位， 33/66 MHz的
高度灵活的SelectI / O + 技术
- 支持20高性能接口标准
- 高达804的单端I / O或344差分I / O
对为> 100 Gb / s的总带宽
差分信号支持
- LVDS （ 622 Mb / s的） ， BLVDS （总线LVDS ） ， LVPECL
- 差分I / O信号可输入，输出或I / O
- 兼容标准差的设备
- LVPECL和LVDS时钟输入为300 + MHz的
钟
自主知识产权的高性能SelectLink
技术
- 双数据速率（ DDR ）和Virtex -E链接
- 基于Web的高密度脂蛋白的产生方法
成熟的SelectRAM + 存储器层次结构
- 1 MB的内部配置的分布式RAM
- 截至同步内部RAM块到832 KB
- 真正的双端口功能的BlockRAM
- 内存带宽高达1.66 TB /秒（相当于
超过100 RAMBUS通道带宽）
- 专为高性能的接口
外部存储器
- 200 MHz的ZBT SRAM的*
- 200 Mb / s的DDR SDRAM芯片
- 支持自由可综合参考设计
* ZBT是集成设备技术公司的商标。
高性能内置时钟管理电路
- 八个全数字延时锁定环（ DLL文件）
- 数字 - 合成50％的占空比为双
数据速率（ DDR ）应用
- 时钟乘法和除法
- 零延迟的高速LVPECL / LVDS转换
时钟的I / O标准
灵活的架构平衡速度和密度
- 高速运算的专用进位逻辑
- 专用乘法器支持
- 梯级链宽输入功能
- 丰富的寄存器/锁存器与时钟使能，并
双同步/异步置位和复位
- 内部三态布辛
- IEEE 1149.1边界扫描逻辑
- 模具温度传感器二极管
支持赛灵思基金会和Alliance系列
开发系统
- 进一步编制的50 ％时间缩短
- 互联网团队设计（ ITD ）工具的理想选择
多万门密度设计
- 选择广泛的PC和工作站平台
基于SRAM的系统内配置
- 无限的可重复编程
先进的包装选项
- 0.8毫米芯片级
- 1.0毫米BGA
- 1.27毫米BGA
- HQ / PQ
0.18
m
M 6层金属工艺
100 ％出厂测试
2001 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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的Virtex -E 1.8 V现场可编程门阵列
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表1：
的Virtex -E现场可编程门阵列家族成员
设备
XCV50E
XCV100E
XCV200E
XCV300E
XCV400E
XCV600E
XCV1000E
XCV1600E
XCV2000E
XCV2600E
XCV3200E
系统
门
71,693
128,236
306,393
411,955
569,952
985,882
1,569,178
2,188,742
2,541,952
3,263,755
4,074,387
逻辑
门
20,736
32,400
63,504
82,944
129,600
186,624
331,776
419,904
518,400
685,584
876,096
CLB
ARRAY
16 x 24
20 x 30
28 x 42
32 x 48
40 x 60
48 x 72
64 x 96
72 x 108
80 x 120
92 x 138
104 x 156
逻辑
细胞
1,728
2,700
5,292
6,912
10,800
15,552
27,648
34,992
43,200
57,132
73,008
迪FF erential
I / O对
83
83
119
137
183
247
281
344
344
344
344
用户
I / O
176
196
284
316
404
512
660
724
804
804
804
的BlockRAM
位
65,536
81,920
114,688
131,072
163,840
294,912
393,216
589,824
655,360
753,664
851,968
分布
RAM位
24,576
38,400
75,264
98,304
153,600
221,184
393,216
497,664
614,400
812,544
1,038,336
的Virtex -E相比， Virtex器件
在Virtex -E系列提供了多达43200个逻辑单元的设备
高达30％的比Virtex系列更快。
/ S使用源I / O性能提高到622兆
同步数据传输体系结构和同步的
用赎罪理性的系统性能高达240 MHz
GLED端SelectI / O技术。额外的I / O标准
支持，特别是LVPECL ，LVDS和BLVDS ，这
使用每个信号的两个引脚。几乎所有的信号引脚可用于
对于这些新的标准。
的Virtex -E器件具有高达640 KB的速度（ 250兆赫）的
块状SelectRAM ，但个别的RAM都是相同
规模和结构的Virtex系列。他们也有
8 DLL文件，而不是在Virtex器件的四个。每个indi-
维杜阿尔的DLL略有容易时钟镜像改善
和4倍倍频。
V
CCINT
中，电源电压为所述内部逻辑和MEM-
储器， 1.8 V，而不是2.5 V的Virtex器件。先进
加工和0.18
m
米设计规则已经导致
较小的骰子，更快的速度和更低的功耗。
I / O引脚3 V电压，并且可以承受5V电压与
外置100
W
电阻器。不支持PCI 5V电压。与
除了适当的外部电阻，任何引脚可容
吃了所需的任何电压。
银行的规则是不同的。与Virtex器件，所有输入
缓冲器由V供电
CCINT
。利用Virtex -E器件，
LVTTL ， LVCMOS2和PCI输入缓冲器由供电
在I / O电源电压V
CCO
.
在Virtex -E系列是比特流不兼容的Vir-
特家族，但的Virtex设计可被编译为等价
借出的Virtex -E设备。
在同一个包中的Virtex -E相同的设备和
的Virtex系列的引脚兼容一些小的例外
系统蒸发散。详细信息请参见数据表的引脚部分。
概述
在Virtex -E FPGA系列提供高性能，
大容量的可编程逻辑解决方案。戏剧性
增加硅效率的结果，从优化新
建筑的布局和布线效率和利用的
激进的6层金属0.18
m
米CMOS工艺。这些
进步做出的Virtex -E FPGA的强大而灵活的替代方案
当地人掩模编程门阵列。在Virtex -E FAM-
随手包括九名成员
表1中。
积累经验，从Virtex系列FPGA获得的经验，
的Virtex -E系列是一个渐进的进步在编程
序的逻辑设计。结合各种编程的
梅布尔系统功能，丰富的快捷，灵活的层次结构
互连资源和先进的工艺技术，
在Virtex -E系列提供了高速和高容量
可编程逻辑解决方案，提高了设计的灵活性
同时缩短将产品推向市场。
的Virtex -E架构
的Virtex -E器件具有一个灵活的，定期的体系结构，
包括可配置逻辑块（ CLB）是一个阵列外加
通过可编程输入/输出模块（IOB ） ，所有四舍五入
通过丰富的快速，灵活的路由互连的层次
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的Virtex -E 1.8 V现场可编程门阵列
资源。路由资源的丰度允许
的Virtex -E系列，以满足即使是最大且最
复杂的设计。
的Virtex -E FPGA是基于SRAM ，并通过定制
加载配置数据到内部存储器单元。 CON-
成形的数据可以从外部SPROM （ mas-读
之三串行模式） ，或者可以被写入到FPGA
（ SelectMAP ，从串行和JTAG模式） 。
该标准赛灵思基础系列和联盟
系列开发系统提供完整的设计
针对Virtex -E的支持，从行为涵盖各方面
和原理图输入，通过模拟，自动设计
翻译和实施，创造和下
加载配置比特流。
表2：
对于常见的电路功能表现
功能
寄存器到寄存器
加法器
流水线乘法器
地址译码器
16 ： 1多路复用器
奇偶树
9
18
36
16
64
8x8
16 x 16
16
64
4.3纳秒
6.3纳秒
4.4纳秒
5.1纳秒
3.8纳秒
5.5纳秒
4.6纳秒
3.5纳秒
4.3纳秒
5.9纳秒
位
的Virtex -E （ -7 ）
更高的性能
的Virtex -E设备提供比以前更好的性能
世代的FPGA 。设计可以实现同步
系统时钟频率高达240 MHz ，包括I / O或622 Mb / s的
使用源同步数据传输architech-
作上。的Virtex -E的I / O完全符合3.3 V PCI规范
系统蒸发散和接口可以实现，在操作
33 MHz或66 MHz的。
虽然性能设计相关的，许多设计
在速度超过133 MHz和可以在内部操作
达到了311兆赫。
表2
显示性能数据
代表性的电路，采用最坏情况下的时序参数。
芯片至芯片
HSTL IV类
LVTTL ， 16毫安，快速压摆
LVDS
LVPECL
的Virtex -E器件/封装组合和最大I / O
表3：
的Virtex -E系列的最大用户I / O通过器件/封装（不包括专用时钟引脚）
XCV
50E
CS144
PQ240
HQ240
BG352
BG432
BG560
FG256
FG456
FG676
FG680
FG860
FG900
FG1156
512
176
176
176
284
176
312
404
444
512
512
660
660
660
512
660
700
724
804
804
804
512
660
196
260
260
316
316
404
316
404
404
404
404
94
158
XCV
100E
94
158
XCV
200E
94
158
158
158
158
158
XCV
300E
XCV
400E
XCV
600E
XCV
1000E
XCV
1600E
XCV
2000E
XCV
2600E
XCV
3200E
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的Virtex -E订购信息
例如： XCV300E - 6PQ240C
设备类型
温度范围
C =商业（ TJ = 0℃至+ 85℃ ）
I =工业（ TJ = -40°C至+ 100℃ ）
引脚数
套餐类型
BG =球栅阵列
FG =细间距球栅阵列
HQ =高散热
DS022_043_072000
速度等级
(-6, -7, -8)
图1：
订购信息
修订历史
下表显示的修订历史本文件。
日期
12/7/99
1/10/00
1/28/00
VERSION
1.0
1.1
1.2
Xilinx最初版本。
重新发布了与spd.txt诉1.18 ， FG860 /一千一百五十六分之九百包的信息，以及额外的DLL ，
选择RAM和SelectI / O信息。
加入延时测量方法表，更新SelectI / O部分，图30 ， 54 ，
＆放大器; 55 ，文字解释表5 ，T
BYP
值，缓冲六角线路信息，第8 ， I / O时序
测量的笔记，笔记为表15 ， 16 ，和纠正F1156引脚排列脚注
引用。
更新的引脚排列表，V
CC
第20页，并纠正如图20 。
校正表页。 22 。
众多的小修改。
数据表升级为初步。
预览-8号加入
的Virtex -E电气特性
表。
重新格式化整个文档遵循新的风格指南。
改变的速度等级值在3537页的表格。
最小值加入
的Virtex -E电气特性
表。
XCV2600E和XCV3200E号码添加到
的Virtex -E电气特性
表（模块3 ） 。
纠正用户I / O数量为表1 XCV100E设备（模块1 ） 。
换了好几针，以“无连接的XCV100E ”，并去掉重复的V
CCINT
表引脚（ 4单元） 。
改变的针J10为“否XCV600E连接”表74 （模块4 ） 。
改变的针J30在表74 （模块4 ） “仅在XCV600E VREF选项” 。
纠正对18表75 （ 4单元）是“ AO在XCV1000E ， XCV1600E ” 。
调整
2/29/00
5/23/00
7/10/00
1.3
1.4
1.5
8/1/00
9/20/00
1.6
1.7
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日期
11/20/00
VERSION
1.8
调整
升级速度等级-8号码
的Virtex -E电气特性
表
初步。
更新了表13最低，并添加注释到表14 。
加注意2
绝对最大额定值。
改变的速度等级-8号对于T
SHCKO32
, T
REG
, T
BCCS
和叔
ICKOF
.
一切都改变最小保持时间为-0.4下
全局时钟的建立和保持的
LVTTL标准，以DLL 。
修订后的最大的T
DLLPW
为-6速度等级
DLL时序参数。
改变的GCLK0至表46 BA22为FG860封装。
修订后的脚注表14 。
添加号码
的Virtex -E电气特性
表XCV1000E和
XCV2000E设备。
更新了表27和表78包括XCV400E和XCV600E设备值。
修订后的表62包括引线的信息为XCV400E和XCV600E设备
在BG560包。
更新的脚注1和2表76以包括XCV2600E和XCV3200E设备。
在众多的更新值
的Virtex -E开关特性
表。
转换后的数据表，以模块化的形式。见
的Virtex -E数据表
部分。
更新了
的Virtex -E器件/封装组合和最大I / O
表
显示XCV3200E在FG1156包。
小修改。
2/12/01
1.9
4/2/01
10/25/01
11/09/01
2.0
2.1
2.2
的Virtex -E数据表
在Virtex -E数据手册包含以下模块：
DS022-1 ，的Virtex -E FPGA的1.8V ：
简介和订购信息（模块1 ）
DS022-3 ，的Virtex -E FPGA的1.8V ：
DC和开关特性（模块3 ）
DS022-2 ，的Virtex -E FPGA的1.8V ：
功能说明（模块2 ）
DS022-4 ，的Virtex -E FPGA的1.8V ：
接脚分布表（模块4 ）
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