0
R
XCR3128XL 128宏单元CPLD
0
14
DS016 （ V1.8 ） 2002年1月8日
初步产品规格
特点
功耗最低的128宏单元CPLD
6.0 ns的引脚对引脚的逻辑延迟
系统频率高达145 MHz的
128个宏单元3000可用门
可在小型封装
- 144引脚TQFP （ 108个用户I / O引脚）
- 144球BGA CS （ 108个用户I / O）
- 100引脚VQFP （ 84个用户I / O）
优化3.3V系统
- 超低功耗运行
- 5V容限I / O引脚3.3V内核电源
- 先进的0.35微米五层金属EEPROM
过程
- 快速零功率 （ FZP ） CMOS设计
技术
先进的系统功能
- 在系统编程
- 输入寄存器
- 可预测的时序模型
- 最多每个功能块23可用的时钟
- 在设计变更优秀销固定
- 完整的IEEE标准1149.1边界扫描（ JTAG ）
- 四个全局时钟
- 每个功能块八乘积项控制项
快速ISP编程时间
端口使能引脚额外的I / O
2.7V至在工业温度3.6V电源电压
范围
每路输出可编程转换速率控制
安全位可以防止未经授权的访问
请参阅XPLA3系列数据表（ DS012 ）的
体系结构描述
描述
该XCR3128XL是针对一个3.3V 128宏单元CPLD
需要前沿编程功率敏感的设计
的可编程逻辑解决方案。一共有八个功能模块提供
3000可用门。引脚至引脚传输延时
6.0纳秒为145 MHz的最大系统频率。
TotalCMOS设计技术快速
零功率
Xilinx提供了TotalCMOS CPLD ，无论是在工艺技
学和设计技术。赛灵思采用的级联
CMOS门电路来实现产品的总和，而不是
传统意义上的放大器的方法。此CMOS门imple-
心理状态使赛灵思能够提供的CPLD是兼具高
高性能和低功耗，打破了范例，来
具有低功耗，必须具有低的表现。请参阅
图1
和
表1
显示我
CC
与频率我们
XCR3128XL TotalCMOS CPLD （取八个数据
可复位的上/下， 16位计数器在3.3V ， 25 ° C） 。
70
60
典型的ICC （MA ）
50
40
30
20
10
0
0
20
40
60
80
100
频率（MHz）
120
140
DS016_01_112100
图1：
典型的我
CC
在主场迎战V频率
CC
= 3.3V ，25°C
表1：
典型的我
CC
在主场迎战V频率
CC
= 3.3V ，25°C
频率（MHz）
典型的我
CC
（MA ）
0
0
1
0.5
5
2.2
10
4.4
20
8.7
40
17.1
60
25.3
80
33.6
100
41.6
120
49.7
140
57.7
2002 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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初步产品规格
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1
XCR3128XL 128宏单元CPLD
R
DC电气特性在推荐工作条件
(1)
符号
V
OH(2)
V
OL
I
IL
I
IH
I
CCSB
I
CC
参数
输出高电压
低输出电压为3.3V的输出
输入漏电流
I / O高阻泄漏电流
待机电流
动态电流
(3,4)
测试条件
I
OH
= -8毫安
I
OL
= 8毫安
V
IN
= GND或V
CC
V
IN
= GND或V
CC
V
CC
= 3.6V
F = 1 MHz的
F = 50MHz的
C
IN
C
CLK
C
I / O
输入引脚电容
(5)
时钟输入电容
(5)
I / O引脚的电容
(5)
F = 1 MHz的
F = 1 MHz的
F = 1 MHz的
分钟。
2.4
-
–10
–10
-
-
-
-
-
-
马克斯。
-
0.4
10
10
100
1
30
8
12
10
单位
V
V
A
A
A
mA
mA
pF
pF
pF
注意事项：
1.见XPLA3系列数据表（
DS012
）对推荐的工作条件。
2.见
图2
为XPLA3系列的输出驱动特性。
3.请参阅
表1
图1为典型值。
4.具有16位测量该参数，可复位递增/递减计数器加载到每个功能块中，与所有输出禁用和
卸载。输入连接到V
CC
或地面。此参数通过设计和特性保证，未经测试。
5.典型值，未经测试。
100
90
80
70
60
I
OL
(3.3V)
mA
50
40
30
20
10
0
0
0.5
1
1.5
2
2.5
3
3.5
4
4.5
5
I
OH
(2.7V)
I
OH
(3.3V)
伏
DS012_10_041901
图2：
典型的I / V曲线的XPLA3系列
2
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初步产品规格
0
R
的CoolRunner CPLD XPLA3
0
14
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产品speci fi cation
提供商业级和扩展电压
（ 2.7V至3.6V ）工业级
5V容限I / O引脚
2.5 ns输入寄存器建立时间
单通的逻辑扩展到48项产品
5.0纳秒高速管脚到管脚延迟
每个输出压摆率控制
100 ％可路由
安全位可以防止未经授权的访问
支持热插拔功能
设计输入/验证采用Xilinx公司或行业
标准的CAE工具
创新的控制期限结构提供：
- 异步宏单元的时钟
- 异步宏单元寄存器预置/复位
- 时钟使每个宏单元的控制
四个输出使每个功能块控制
折返NAND的综合优化
通用三态nails"测试便于"bed
可在芯片级BGA ， FINELINE BGA ， QFP和
包。无铅可用于大多数封装类型。
SEE
赛灵思包装
了解更多信息。
XCR3256XL
256
6,000
256
7.0
4.3
4.5
154
18
特点
快速零功率（ FZP ）设计技术规定
超低功耗以及超高速
- 17 18典型待机电流
μA
在25℃下
创新的CoolRunner XPLA3架构
结合高速与极高的灵活性
基于业界首款TotalCMOS PLD - 无论是
CMOS设计和工艺技术
先进的0.35μ五层金属EEPROM工艺
- 1000次擦除/编程保障
- 20岁的数据保留保证
3V ，在系统可编程（ ISP）使用JTAG IEEE
1149.1接口
- 完全的边界扫描测试（ IEEE 1149.1 ）
- 快速编程时间
支持复杂的异步时钟。
- 16乘积项时钟和四个本地控制项
每个功能块的时钟
- 四个全局时钟和一个通用控制项
每个器件时钟
在更改设计优良的销固定
表1：
的CoolRunner XPLA3器件系列
XCR3032XL
XCR3064XL
宏单元
可用门
注册
T
PD
（纳秒）
T
SU
（纳秒）
T
CO
（纳秒）
F
系统
（兆赫）
I
CCSB
(μA)
32
750
32
4.5
3.0
3.5
213
17
64
1,500
64
5.5
3.5
4
192
17
XCR3128XL
128
3,000
128
5.5
3.5
4
175
17
XCR3384XL
384
9,000
384
7.0
4.3
4.5
135
18
XCR3512XL
512
12,000
512
7.0
3.8
5.0
135
18
表2：
的CoolRunner XPLA3包和用户I / O引脚
XCR3032XL
44引脚VQFP
48引脚CSP 0.8毫米
56引脚CSP 0.5毫米
100引脚VQFP
144引脚CSP 0.8毫米
144引脚TQFP
208引脚PQFP
256引脚BGA FINELINE
280引脚CSP 0.8毫米
324引脚BGA FINELINE
1.
2.
3.
XCR3064XL
36
40
48
68
-
-
-
-
-
-
XCR3128XL
-
-
-
84
108
108
-
-
-
-
XCR3256XL
-
-
-
-
-
120
164
164
164
-
XCR3384XL
-
-
-
-
-
118
(1)
172
212
-
220
XCR3512XL
-
-
-
-
-
-
180
212
-
260
36
36
-
-
-
-
-
-
-
-
XCR3384XL TQ144 JTAG管脚都没有的CoolRunner XPLA3家族的其他成员在TQ144包兼容。
大部分包在无铅选项可用。请参见单独的数据表了解更多详情。
44引脚PLCC封装每XCN07022停产。
本文2000-2009 Xilinx公司XILINX ， Xilinx标，的Virtex ，斯巴达， ISE ，并且包括其它指定品牌Xilinx公司在美国和其它商标
国家。所有其他商标均为其各自所有者的财产。
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产品speci fi cation
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1
的CoolRunner CPLD XPLA3
R
系列概述
了CoolRunner XPLA3 （扩展可编程逻辑
阵列）系列CPLD产品是针对低功耗系统
包括便携式，手持式和功耗敏感的应用程序
阳离子。了CoolRunner XPLA3每个家庭成员
包括快速零功率（ FZP ）设计技术，
结合了低功耗和高速。利用这一设计技
NIQUE之下，CoolRunner XPLA3系列提供了真正的引脚对引脚
速度5.0纳秒，同时提供电源
小于56
μW
在待机状态，而不需要
"turbo bits"或其他省电方案。通过更换
传统意义上的放大器的方法实现
乘积项（已PLD中被使用的一种技术
由于两极时代）纯CMOS的级联链
门，动态功率也大大低于
任何其他CPLD 。的CoolRunner器件是唯一TotalC-
MOS可编程逻辑器件，因为它们同时使用CMOS工艺技术
和专利全CMOS FZP设计技术。该
FZP设计技术结合了快速的非易失性存储器
细胞与超低功耗SRAM影子内存提供
业界最低功耗的3.3V CPLD系列。
了CoolRunner XPLA3系列采用了全PLA结构
为一个功能块中的逻辑分配。解放军提供
最大的灵活性和逻辑密度，具有超强的针锁相
荷兰国际集团的能力，同时保持确定的定时。
的CoolRunner
XPLA3
CPLD器件
是
支持
by
赛灵思WebPACK中软件和行业标准的CAE
工具（明导公司，Cadence / OrCAD的，示例逻辑，新思科技，
Viewlogic系，和Synplicity ） ，使用HDL编辑与亚伯，
VHDL和Verilog和/或原理图输入设计输入。
设计验证使用行业标准模拟器
功能和时序仿真。支持发展
在多个个人计算机（PC ） ，Sun和HP平台
形式。
了CoolRunner XPLA3系列功能还包括了
行业标准， IEEE 1149.1 ，通过JTAG接口
其边界扫描测试，在系统编程
商（ISP） ，和重编程的装置的可能发生。该
的CoolRunner CPLD XPLA3电可重新编程
使用行业标准的器件编程器。
互联阵列（ ZIA ） 。该ZIA是一个虚拟交叉点
开关。每个功能块都有来自ZIA 40输入和
包含16个宏单元。
从这个角度来看，这种结构看起来象许多
其他CPLD体系结构。是什么让的CoolRunner
XPLA3系列独特之处是每一个函数内部的逻辑分配
块，以及用于实现产品设计的技术
条款。
功能模块架构
科幻gure 3
说明功能块结构。每
功能块包含PLA阵列产生控制
而言，时钟术语和逻辑单元。一个解放军不同于PAL
在解放军有一个完全可编程的与阵列跟着
由一个完全可编程的或阵列钮。在PAL阵列具有
固定或阵列，限制了灵活性。请参阅
图2
为
例如PAL和PLA阵列。解放军阵列接收
其输入直接从ZIA 。有40对真
并补充说喂48的精良从ZIA输入
UCT术语阵列中。在48个P-方面有八
本地控制条件（LCT [0： 7]）作为控制信号，以
每个宏单元用作异步时钟，复位，预
集和输出使能。如果不需要作为控制条件，
这些P-条款可以加入其他40 P-条款作为附加
逻辑资源。
在每个功能块有8折返NAND的精良
可用于合成增加的逻辑UCT术语
密度以支持更广泛的逻辑方程。这个功能可以
由用户禁用软件。与未使用的控制
P-条款，未使用的折返的NAND的P-条款可被用作
额外逻辑资源。
十六高速P-条款可在每次宏观
细胞对速度的关键逻辑。如果不是单P -期限更宽
逻辑是需要在宏蜂窝，另外47 P-条款可以
在之前的VFM （可变功能可以概括多
多路复用器） 。该VFM通过imple-增加逻辑优化
在进入之前，一些门庭两个输入逻辑功能
宏单元（见
科幻gure 4 ） 。
每个宏单元可以支持组合或注册
逻辑。宏单元寄存器容纳异步
预置和复位，和"power on"初始状态。硬件
时钟使能还提供了用于D或T形寄存器
并且寄存器时钟输入被用作锁存使能时
宏蜂窝寄存器被配置为一个闩锁功能。
的CoolRunner XPLA3架构
图1
示出了一个128宏观的高级别框图
电池装置实施的CoolRunner XPLA3 architec-
真实存在。了CoolRunner XPLA3架构由
是由一个零功率互连的功能块
2
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产品speci fi cation
R
的CoolRunner CPLD XPLA3
I / O
MC1
MC2
MC16
功能
块
40
40
功能
块
MC1
MC2
MC16
I / O
16
16
16
16
I / O
MC1
MC2
MC16
功能
块
40
40
功能
块
MC1
MC2
MC16
I / O
16
16
16
ZIA
16
I / O
MC1
MC2
MC16
功能
块
40
40
功能
块
MC1
MC2
MC16
I / O
16
16
16
16
I / O
MC1
MC2
MC16
功能
块
40
40
功能
块
MC1
MC2
MC16
I / O
16
16
16
16
DS012_01_112000
图1：
赛灵思CPLD XPLA3架构
解放军阵
输入
输出
PAL阵列
输入
DS012_08_020601
图2：
PLA和PAL阵列的例子
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产品speci fi cation
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输出
3
的CoolRunner CPLD XPLA3
R
8
NAND折返
(P
T
[8:15])
1
本地控制项（ LCT0 ）
ZIA
产品
TERM
ARRAY
40 x 48
(P
T
0)
1
本地控制项（ LCT7 ）
以通用控制项（ UCT ）多路复用器
(P
T
7)
40
(P
T
[32:47])
P-长期时钟
ZIA
ZIA
1
(P
T
16)
48
VFM
D
Q
I/O1
MACROCELL 1
(P
T
[0:47])
ZIA
ZIA
1
48
(P
T
31)
VFM
D
Q
I/O16
MACROCELL 16
(P
T
[0:47])
DS012_02_101200
图3：
Xilinx公司的CoolRunner XPLA3功能模块架构
从P-期限
要组合路径
和寄存器输入
从PLA或期限
DS012_03_121699
图4：
变量函数多路复用器
宏单元架构
图5
示出了宏小区中使用的体系结构
的CoolRunner CPLD XPLA3 。任何宏蜂窝可以重置或
预置上电。每个宏单元寄存器能配置
置的作为D型， T型，或者闩锁型触发器，或者如果绕过
宏小区被要求作为一个组合的逻辑功能。
这些触发器可以从8任一项所述的时钟
源或它们的互补。有两个全球同步
个从四个外部选择异步的时钟
时钟引脚。有一个普遍的时钟信号。时钟
输入信号CT [ 4 ： 7 ] （本地控制条款）可以individu-
盟友配置为一个乘积项或和项
从可用内部的40个信号生成公式
功能块。
有两个的复用功能的路径向ZIA 。一个多路选择
从VFM的任一输出或寄存器的输出
之三。其它多路复用器从所述寄存器的输出选择或
来自宏小区的I / O焊盘。当I / O引脚用于
作为一个输出，该输出缓冲器被使能，和宏蜂窝
反馈路径可以用于反馈的逻辑imple-
mented在宏小区。当I / O引脚用作
输入，输出缓冲器三态和输入信号被馈送
为通过I / O反馈路径的ZIA 。逻辑imple-
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产品speci fi cation
4
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R
的CoolRunner CPLD XPLA3
时钟输入功能的锁存使能，与闩锁
透明，当此信号为高。硬连线的时钟
使是非功能配置宏小区时
作为一个锁存器。
mented在掩埋宏蜂窝可以被反馈到ZIA
通过宏小区的反馈路径。
如果在宏小区引脚被配置为登记输入，有
一个直接的路径寄存器提供了快速输入的设置
时间。如果宏小区被配置为锁存器，寄存器
通用PST
CT [0： 5]
齐亚总理
PAD
齐亚总理
从PT阵列
1
48
PLA或期限
VFM
太平洋标准时间
D / T / L Q
CT4
P-期限
CLKEN
RST
到I / O
全球CLK
全球CLK
通用CLK
P-长期CLK
CT [4： 7]
通用RST
CT [0： 5]
注意：
全球CLK信号来自引脚。
ds012_05_122299
图5：
XPLA3宏单元架构
I / O单元
在OE （输出使能）多路复用器有八种可能
模式（图
6).
当I / O单元被配置为
输入（或三态输出），一个半锁紧功能存在。这
半闩拉输入高（通过弱上拉） ，如果
输入应该浮动和跨越的门槛。这保护了
滞留在直线区域以及使输入
功率消耗的增加量。同样疲弱
上拉可通过软件使能，使得它总是在
当I / O单元被配置为输入。这个弱上拉
会自动关上时，脚未使用的
设计。
在I / O单元是可承受5V器件上电时。
每路输出都有独立的压摆率控制（快或慢）
这有助于减少EMI辐射。
请参见单独的器件数据手册3.3V PCI电气
特定网络阳离子兼容性。
需要注意的是用作埋葬逻辑的I / O宏单元，做
没有用于输入所述I / O引脚被认为是
未使用的，并且在弱上拉电阻器将被开启。它
建议在CoolRun-任何未使用的I / O引脚
NER XPLA3系列CPLD器件的悬空。专用
输入引脚（ CLKX / INx的）不具有片上弱上拉
电阻器;因此，未使用的专用输入引脚必须有
外部端接。如同所有的CMOS器件，不
允许输入浮动。
V
CC
WP
以宏单元/ ZIA
从宏单元
SLEW
控制
GND
CT
通用OE
V
CC
GND （弱标幺值）
3
4
弱上拉
OE = 7
I / O引脚
参考[2：0 ]
OE
解码
0
1
2
3
4
5
6
7
I / O引脚
状态
3-State
功能CT0
功能CT1
功能CT2
功能CT6
通用OE
启用
弱标幺值
ds012_06_121699
图6：
I / O单元
5
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