【0RXCR3128XL 128宏单元CPLD014DS016 （ V1.8 ） 2002年1月8日初】,IC型号XCR3128XL-10VQ100C,XCR3128XL-10VQ100C PDF资料,XCR3128XL-10VQ100C经销商,ic,电子元器件-51电子网

XCR3128XL 128宏单元CPLD

DS016 （ V1.8 ） 2002年1月8日

初步产品规格

特点

功耗最低的128宏单元CPLD

6.0 ns的引脚对引脚的逻辑延迟

系统频率高达145 MHz的

128个宏单元3000可用门

可在小型封装

- 144引脚TQFP （ 108个用户I / O引脚）

- 144球BGA CS （ 108个用户I / O）

- 100引脚VQFP （ 84个用户I / O）

优化3.3V系统

- 超低功耗运行

- 5V容限I / O引脚3.3V内核电源

- 先进的0.35微米五层金属EEPROM

过程

- 快速零功率（ FZP ） CMOS设计

技术

先进的系统功能

- 在系统编程

- 输入寄存器

- 可预测的时序模型

- 最多每个功能块23可用的时钟

- 在设计变更优秀销固定

- 完整的IEEE标准1149.1边界扫描（ JTAG ）

- 四个全局时钟

- 每个功能块八乘积项控制项

快速ISP编程时间

端口使能引脚额外的I / O

2.7V至在工业温度3.6V电源电压

范围

每路输出可编程转换速率控制

安全位可以防止未经授权的访问

请参阅XPLA3系列数据表（ DS012 ）的

体系结构描述

描述

该XCR3128XL是针对一个3.3V 128宏单元CPLD

需要前沿编程功率敏感的设计

的可编程逻辑解决方案。一共有八个功能模块提供

3000可用门。引脚至引脚传输延时

6.0纳秒为145 MHz的最大系统频率。

TotalCMOS设计技术快速

零功率

Xilinx提供了TotalCMOS CPLD ，无论是在工艺技

学和设计技术。赛灵思采用的级联

CMOS门电路来实现产品的总和，而不是

传统意义上的放大器的方法。此CMOS门imple-

心理状态使赛灵思能够提供的CPLD是兼具高

高性能和低功耗，打破了范例，来

具有低功耗，必须具有低的表现。请参阅

图1

和

表1

显示我

与频率我们

XCR3128XL TotalCMOS CPLD （取八个数据

可复位的上/下， 16位计数器在3.3V ， 25 ° C）。

典型的ICC （MA ）

100

频率（MHz）

120

140

DS016_01_112100

图1：

典型的我

在主场迎战V频率

= 3.3V ，25°C

表1：

典型的我

在主场迎战V频率

= 3.3V ，25°C

频率（MHz）

典型的我

（MA ）

0.5

2.2

4.4

8.7

17.1

25.3

33.6

100

41.6

120

49.7

140

57.7

http://www.xilinx.com/legal.htm 。

所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。

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XCR3128XL 128宏单元CPLD

DC电气特性在推荐工作条件

(1)

符号

OH(2)

CCSB

参数

输出高电压

低输出电压为3.3V的输出

输入漏电流

I / O高阻泄漏电流

待机电流

动态电流

(3,4)

测试条件

= -8毫安

= 8毫安

= GND或V

= 3.6V

F = 1 MHz的

F = 50MHz的

CLK

I / O

输入引脚电容

(5)

时钟输入电容

(5)

I / O引脚的电容

(5)

F = 1 MHz的

分钟。

2.4

–10

马克斯。

0.4

100

单位

注意事项：

1.见XPLA3系列数据表（

DS012

）对推荐的工作条件。

2.见

图2

为XPLA3系列的输出驱动特性。

3.请参阅

表1

图1为典型值。

4.具有16位测量该参数，可复位递增/递减计数器加载到每个功能块中，与所有输出禁用和

卸载。输入连接到V

或地面。此参数通过设计和特性保证，未经测试。

5.典型值，未经测试。

100

(3.3V)

0.5

1.5

2.5

3.5

4.5

(2.7V)

(3.3V)

伏

DS012_10_041901

图2：

典型的I / V曲线的XPLA3系列

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AC电气特性在推荐工作条件

(1,2)

-6

符号

PD1

PD2

SUF

SU1(4)

SU2

H(4)

WLH(4)

PLH(4)

R(4)

L(4)

SYSTEM(4)

INIT(4)

POE(4)

POD(4)

PCO(4)

PAO(4)

参数

传播延迟时间（单P -项）

传播延迟时间（或数组）

(3)

时钟输出（全球同步引脚的时钟）

建立时间（快速输入寄存器）

建立时间（单P -项）

建立时间（或数组）

保持时间

全局时钟脉冲宽度（高或低）

P-术语时钟脉冲宽度

输入上升时间

输入下降时间

最大系统频率

ISP初始化时间

P-长期OE输出使能

P-长期OE为输出禁用

(6)

P-长期时钟输出

P-术语置位/复位到输出有效

分钟。

2.5

3.5

4.0

2.5

4.0

马克斯。

5.5

6.0

4.0

145

7.5

6.5

8.0

3.0

4.3

4.8

3.0

5.0

分钟。

-7

马克斯。

7.0

7.5

5.0

119

9.3

8.3

9.3

分钟。

3.0

5.4

6.3

4.0

6.0

-10

马克斯。

9.1

10.0

6.5

11.2

10.7

11.2

单位

兆赫

CONFIG(4)

配置时间

(5)

ADVANCE

注意事项：

1.规格测量一个输出开关。

2.见XPLA3系列数据表（

DS012

）对推荐的工作条件。

3.请参阅

图4

为降额。

4.这些参数由设计和/或特性保证，而不是测试。

在配置过程中5.典型电流消耗为9毫安3.6V 。

6.输出C

= 5 pF的。

初步

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XCR3128XL 128宏单元CPLD

内部时序参数

(1,2)

-6

符号

缓冲延迟

鳍

GCK

OUT

输入缓冲延迟

快速输入缓冲延迟

全局时钟缓冲器延迟

输出缓冲延迟

输出缓冲区启用/禁用延迟

1.3

2.3

0.8

2.2

4.2

1.6

3.0

1.0

2.7

5.0

2.2

3.1

1.3

3.6

5.7

参数

分钟。

(3)

马克斯。

(3)

分钟。

-7

马克斯。

分钟。

-10

马克斯。

单位

内部寄存器和组合延误

LDI

SUI

ECSU

回声

COI

AOI

RAI

LOGI1

LOGI2

透明锁存器延迟

注册建立时间

注册保持时间

寄存器时钟使能建立时间

寄存器时钟使能保持时间

注册时钟putput延迟

注册异步。 S / R ，以输出延迟

注册异步。恢复

内部逻辑延时（单P -项）

内部逻辑延时（ PLA或任期）

1.0

0.3

2.0

3.0

1.3

1.0

2.5

4.0

2.0

2.5

1.0

0.5

2.5

4.5

1.6

1.3

2.3

5.0

2.7

3.2

1.2

0.7

3.0

5.5

2.0

1.6

2.1

6.0

3.3

4.2

反馈延迟

ZIA延迟

1.7

2.1

3.0

时间加法器

LOGI3

UDA

SLEW

折返NAND延迟

通用延时

压摆率限制延迟

6.0

1.7

4.0

ADVANCE

注意事项：

1，这些参数由设计和/或特性保证，而不是测试。

2.见XPLA系列数据表（

DS012

）的时序模型。

3.联系赛灵思的更新提前规范。

7.5

2.2

5.0

9.5

2.7

6.0

初步

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XCR3128XL 128宏单元CPLD

开关特性

VCC

部件

OUT

值

390

35 pF的

测量

POE （高）

POE （低）

开放

关闭

开放

关闭

注意：

对于T

荚

， C1 = 5 pF的。延迟测量

V的输出电平

+ 300毫伏，V

- 300毫伏。

DS016_03_102401

图3：

AC负载电路

7.4

7.2

7.0

6.8

6.6

+3.0V

90%

10%

6.4

6.2

6.0

5.8

5.6

对相邻的输出开关数量

DS016_04_042800

1.5纳秒

测量：

所有的电路延迟在的+ 1.5V电平测量

输入和输出，除非另有规定。

DS016_05_042800

图5：

电压波形

图4：

降额曲线对于T

PD2

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