应用说明
0
XCR3128A ： 128宏单元
CPLD具有增强的时钟
0
14*
DS035 （ V1.2 ） 2000年8月10日
产品speci fi cation
特点
业界首款TotalCMOS PLD - 无论是CMOS设计
和工艺技术
快速零功率（ FZP ）设计技术规定
超低功耗以及超高速
3V ，在系统可编程（ ISP）使用JTAG
接口
- 片超高压代
- ISP命令包括：启动，擦除，编程，
VERIFY
- 支持多个ISP编程平台
- 4针JTAG接口（ TCK ， TMS ， TDI ， TDO ）
- JTAG命令包括：旁路， IDCODE
7.5纳秒高速管脚到管脚延迟
小于100的超低静态功耗
A
5V耐压I / O来支持混合电压系统
100％的可路由100 ％的利用率，而所有的引脚和
所有的宏单元都是固定的
确定性的时序模型是非常简单的
利用
多达20个时钟可
支持复杂的异步时钟。
创新XPLA 架构结合了高速
极端的灵活性
1000擦除/编程周期保证
20年数据保留保证
逻辑扩展到37项产品
先进的0.35μ ê
2
CMOS工艺
安全位可以防止未经授权的访问
采用工业标准设计输入和验证
和Xilinx CAE工具
可重新编程的使用行业标准的设备
编程器
创新的控制期限结构提供了两种总和
在每个逻辑块的条款或产品方面：
- 可编程三态缓冲器
- 异步宏单元寄存器预置/复位
- 最多两个异步时钟
全球可编程三态引脚便于"bed
不使用逻辑资源nails"测试
可在TQFP和VQFP封装
可在商用和工业级
工业级工作于2.7V至3.6V
描述
该XCR3128A CPLD （复杂可编程逻辑
装置）是了CoolRunner的成员
系列CPLD产品
赛灵思。这些器件结合了高速和零
功率在128宏单元CPLD 。随着FZP设计技
NIQUE的XCR3128A提供真正的引脚对引脚速度7.5
纳秒，而同时提供功率小于
100
A
在待机状态，而不需要“涡轮比特'或其他
省电方案。取代传统意义上的
放大器的方法实现乘积项（一技
NIQUE已经由于双极时代用于PLD）的
与纯CMOS门电路级联链中，动态
功率也比任何竞争大大降低
CPLD 。这些器件是第一TotalCMOS可编程逻辑器件，如
它们同时使用CMOS工艺技术
和
在巳
ented全CMOS FZP设计技术。
赛灵思CPLD的FZP利用专利XPLA
（扩展可编程逻辑阵列）架构。该
XPLA架构结合了解放军的最佳功能
和PAL型结构，以提供高速和灵活
逻辑分配导致的卓越能力，使
设计有固定引脚的变化。该XPLA结构
每个逻辑块提供了五个快捷7.5 ns的PAL路径
每路输出专门的产品条款。这PAL路径加盟
通过附加的PLA结构部署32个池
产品方面，以一个完全可编程的或阵列可
分配解放军产品条款中的任何逻辑输出
块。这种组合允许逻辑将分配艾菲
ciently整个逻辑块和支持多达
37产品条款上的输出。速度与逻辑
从解放军阵列分配到输出只有1.5纳秒，
不管PLA乘积项的数目的使用，这
结果，在最坏的情况下吨
PD
从任何引脚对任何的只有9 NS
其他引脚。此外，逻辑是共同的多个输出
看跌期权可以被放置在一个单一PLA乘积项和
经由或阵列在多个输出端共享，有效
提高设计密度。
该XCR3128A CPLD是通过行业标准的支持
CAE工具（ Cadence公司/ OrCAD的，示例逻辑，导师，同步
opsys ， Synario ， Viewlogic系，和Synplicity ） ，使用文本
（ ABEL ， VHDL ， Verilog的）和/或原理图输入。设计ver-
ification使用行业标准的模拟器功能
和时序仿真。显影支撑在per-
SONAL电脑，SPARC和HP平台。设备配件
采用了Xilinx公司开发的工具， XPLA专业（可
在赛灵思网站） 。
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1
R
XCR3128A ： 128宏单元CPLD具有增强的时钟
该XCR3128A CPLD电可重新编程的使用
行业标准的器件编程等厂商
作为数据I / O， BP Microsystems公司，短信，等等。该
XCR3128A还包括一个行业标准，IEEE
1149.1 ， JTAG接口，通过它在系统编程
明（ISP）和所述装置的重编程是支持
移植。
逻辑模块结构
图2
说明了逻辑块结构。每个逻辑
块中包含的控制方面，一个PAL阵列，解放军数组，
16个宏单元。六个控制项可以单独地被
配置为SUM或产品上，并
用于控制预置/复位和输出使的
16个宏单元'触发器。此外，控制的，二
术语可以作为时钟信号（见宏蜂窝架构设计师用手工
tecture章节） 。在PAL阵列由一个亲中
可编程与阵列具有固定或阵列，而解放军
阵列由一个可编程的与阵列与一个亲中
可编程或阵列。在PAL阵列提供一个高速
路径遍历数组，而解放军阵列提供
增加了产品的长期密度。
每个宏单元有来自五个专用产品条款
PAL数组。引脚对引脚吨
PD
该XCR3128A设备
通过PAL阵列为7.5纳秒。如果宏需要更多的
比五大产品而言，它只是获取更多产品
条款解放军阵列。解放军阵列由32
产品方面，以供所有16巨使用
细胞。因被巨额外的传输延迟
rocell使用一个或所有32个PLA乘积项仅有1.5纳秒。
所以总的引脚对引脚吨
PD
使用6至37的XCR3128A
产品来讲是9纳秒（ ns的7.5为PAL + 1.5纳秒的
PLA） 。
XPLA架构
图1
示出了一个128宏观的高级别框图
电池装置实施XPLA架构。该XPLA
架构由逻辑块是相互关联的
由零功耗互连阵列（ ZIA ） 。齐亚是vir-
图阿尔交叉点开关。每个逻辑块实质上是一个
与来自ZIA和16宏观36输入36V16设备
细胞。每个逻辑块还提供了32 ZIA反馈路径
从宏单元和I / O引脚。
从这个角度来看，这种结构看起来象许多
其他CPLD体系结构。是什么让的CoolRunner
家族独特的是什么，是每个逻辑块和内部
设计技术用于实现这些逻辑块。
逻辑块的内容将在下面说明。
MC0
MC1
I / O
MC15
16
16
16
16
逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
MC0
MC1
I / O
MC15
16
16
ZIA
逻辑
块
36
36
逻辑
块
16
16
逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
MC0
MC1
I / O
MC15
16
16
MC0
MC1
I / O
MC15
16
16
MC0
MC1
I / O
MC15
16
16
16
16
逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
SP00464
图1 ：赛灵思CPLD XPLA建筑
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R
XCR3128A ： 128宏单元CPLD具有增强的时钟
36 ZIA INPUTS
控制
5
6
PAL
ARRAY
解放军
ARRAY
(32)
SP00435A
图2 ：赛灵思XPLA逻辑模块结构
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TO 16个宏单元
R
XCR3128A ： 128宏单元CPLD具有增强的时钟
宏单元架构
科幻gure 3
示中使用的宏小区的体系结构
了CoolRunner XCR3128A 。宏单元能配置
置的，可以是D型或T型触发器或一组合逻辑
功能。使用D型触发器通常为更有用的
实施状态机和数据缓冲而
T型触发器一般是在执行更有益
计数器。这些触发器可以从任何提供时钟
1六源。四个时钟源（ CLK0 ， CLK1 ，
CLK2 ， CLK3 ）被连接到低偏移，设备全时钟
网络设计为保留在时钟的完整显
最终通过降低上升沿和下降沿之间的偏移。
时钟0（ CLK0 ）被指定为一个"synchronous"时钟和
必须由外部源来驱动。时钟1 （ CLK1 ）
时钟2 （CLK2 ） ，和时钟3（ CLK3 ）可以用作"syn-
是由外部源驱动chronous"时钟，或
是由一个宏蜂窝从动作为"asynchronous"时钟
方程。 CLK0 ， CLK1 ， CLK2和CLK3能时钟
在任上升沿或下降沿宏蜂窝触发器
的时钟信号的边沿。其它时钟源的两个
六个控制项（ CT2和CT3 ）在每个逻辑提供
块。这些时钟可以单独配置为
从创建的乘积项或者和项公式
36信号中可用的逻辑块内。用于定时
异步和控制术语的时钟是在不同的
t
CO
时间由所花费的时间量扩展
该信号通过阵列传播并到达
时钟网，与所述吨
SU
时间减少了。
每个逻辑块的六个控制条件来控制
触发器和异步预置/复位
启用/禁用输出缓冲器中的每个宏单元。 CON-
控制方面CT0和CT1被用于控制所述asynchro-
宏蜂窝的触发器理性预置/复位。需要注意的是
上电复位留下的所有宏单元的"zero"状态
当电源被正确应用，并且预置/复位
功能为每个宏蜂窝也可以禁用。控制
术语CT2和CT3可作为一个时钟信号输出到
触发器的宏单元，并作为输出使能的
宏单元的输出缓冲区。控制方面CT4和CT5能
被用于控制输出的宏小区的输出的使能
把缓冲区。有四个专用的输出使能控制
术语确保了CoolRunner设备的PCI的COM
绕指柔。输出缓冲器还可以始终启用或
总是被禁用。所有CoolRunner器件还提供了一个
全局三态（GTS）针，当其启用和拉
低，将三态器件的所有输出。该引脚
提供支持"In在线Testing"或"Bed -OF- Nails"
测试。
有两条反馈路径的ZIA ：一个是从巨
rocell ，一个从I / O引脚。齐亚反馈路径
输出缓冲器是宏蜂窝反馈路径之前
而输出缓冲器之后ZIA反馈路径的I / O的
引脚的反馈路径。当宏小区被用作输出
放，输出缓冲器被启用，并且宏蜂窝馈
回路径可以用于反馈实现的逻辑
在宏小区。当I / O引脚被用作输入时，
输出缓冲器将三态和输入信号将被馈送
成可经由I / O的反馈路径中的ZIA ，并且逻辑imple-
mented在掩埋宏蜂窝可以被反馈到ZIA
通过宏小区的反馈路径。但是应当注意的是
未使用的输入或I / O的应该正确终止（见
在此数据表和应用程序上的终结部分
离子注
终止未使用的I / O引脚赛灵思XPLA1
和XPLA2的CoolRunner CPLD的。
齐亚总理
PAL
解放军
D / T
INIT
（P或R）的
CT0
CT1
GND
Q
CLK0
CLK0
CLK1
CLK1
CLK2
CLK2
CLK3
CLK3
GTS
GND
CT4
CT5
V CC
GND
CT2
CT3
SP00558
图3 ： XCR3128A宏单元架构
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4
R
XCR3128A ： 128宏单元CPLD具有增强的时钟
简单的时序模型
图4
显示的CoolRunner时序模型。此时冷却
热流道时序模型看起来非常像一个22V10时间
模型中，有三个主要的定时参数，
包括T
PD
, t
SU
和叔
CO
。在其他竞争architec-
Tures的，用户可能能够适应设计成在CPLD ，
但是不能确定系统定时要求是否可
见了之后才设计已经融入装置。这是
由于竞争结构的时序模型是
非常复杂，包括诸如定时dependen-
对借用并联扩展的数量资本投资者入境计划，分享
可扩展，不同数量的X和Y的路由
信道使用的，等等。在XPLA架构中，用户
知道了前面的设计是否能满足系统时序
要求。这是由于这样的定时的简单
模型。
输入引脚
t
PD_PAL
=组合PAL ONLY
t
PD_PLA
=组合PAL +解放军
输出引脚
输入引脚
注册
t
SU_PAL
= PAL ONLY
t
SU_PLA
= PAL +解放军
D
Q
注册
t
CO
输出引脚
全局时钟引脚
SP00553
图4 ：的CoolRunner时序模型
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应用说明
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XCR3128A ： 128宏单元
CPLD具有增强的时钟
0
14*
DS035 （ V1.2 ） 2000年8月10日
产品speci fi cation
特点
业界首款TotalCMOS PLD - 无论是CMOS设计
和工艺技术
快速零功率（ FZP ）设计技术规定
超低功耗以及超高速
3V ，在系统可编程（ ISP）使用JTAG
接口
- 片超高压代
- ISP命令包括：启动，擦除，编程，
VERIFY
- 支持多个ISP编程平台
- 4针JTAG接口（ TCK ， TMS ， TDI ， TDO ）
- JTAG命令包括：旁路， IDCODE
7.5纳秒高速管脚到管脚延迟
小于100的超低静态功耗
A
5V耐压I / O来支持混合电压系统
100％的可路由100 ％的利用率，而所有的引脚和
所有的宏单元都是固定的
确定性的时序模型是非常简单的
利用
多达20个时钟可
支持复杂的异步时钟。
创新XPLA 架构结合了高速
极端的灵活性
1000擦除/编程周期保证
20年数据保留保证
逻辑扩展到37项产品
先进的0.35μ ê
2
CMOS工艺
安全位可以防止未经授权的访问
采用工业标准设计输入和验证
和Xilinx CAE工具
可重新编程的使用行业标准的设备
编程器
创新的控制期限结构提供了两种总和
在每个逻辑块的条款或产品方面：
- 可编程三态缓冲器
- 异步宏单元寄存器预置/复位
- 最多两个异步时钟
全球可编程三态引脚便于"bed
不使用逻辑资源nails"测试
可在TQFP和VQFP封装
可在商用和工业级
工业级工作于2.7V至3.6V
描述
该XCR3128A CPLD （复杂可编程逻辑
装置）是了CoolRunner的成员
系列CPLD产品
赛灵思。这些器件结合了高速和零
功率在128宏单元CPLD 。随着FZP设计技
NIQUE的XCR3128A提供真正的引脚对引脚速度7.5
纳秒，而同时提供功率小于
100
A
在待机状态，而不需要“涡轮比特'或其他
省电方案。取代传统意义上的
放大器的方法实现乘积项（一技
NIQUE已经由于双极时代用于PLD）的
与纯CMOS门电路级联链中，动态
功率也比任何竞争大大降低
CPLD 。这些器件是第一TotalCMOS可编程逻辑器件，如
它们同时使用CMOS工艺技术
和
在巳
ented全CMOS FZP设计技术。
赛灵思CPLD的FZP利用专利XPLA
（扩展可编程逻辑阵列）架构。该
XPLA架构结合了解放军的最佳功能
和PAL型结构，以提供高速和灵活
逻辑分配导致的卓越能力，使
设计有固定引脚的变化。该XPLA结构
每个逻辑块提供了五个快捷7.5 ns的PAL路径
每路输出专门的产品条款。这PAL路径加盟
通过附加的PLA结构部署32个池
产品方面，以一个完全可编程的或阵列可
分配解放军产品条款中的任何逻辑输出
块。这种组合允许逻辑将分配艾菲
ciently整个逻辑块和支持多达
37产品条款上的输出。速度与逻辑
从解放军阵列分配到输出只有1.5纳秒，
不管PLA乘积项的数目的使用，这
结果，在最坏的情况下吨
PD
从任何引脚对任何的只有9 NS
其他引脚。此外，逻辑是共同的多个输出
看跌期权可以被放置在一个单一PLA乘积项和
经由或阵列在多个输出端共享，有效
提高设计密度。
该XCR3128A CPLD是通过行业标准的支持
CAE工具（ Cadence公司/ OrCAD的，示例逻辑，导师，同步
opsys ， Synario ， Viewlogic系，和Synplicity ） ，使用文本
（ ABEL ， VHDL ， Verilog的）和/或原理图输入。设计ver-
ification使用行业标准的模拟器功能
和时序仿真。显影支撑在per-
SONAL电脑，SPARC和HP平台。设备配件
采用了Xilinx公司开发的工具， XPLA专业（可
在赛灵思网站） 。
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1
R
XCR3128A ： 128宏单元CPLD具有增强的时钟
该XCR3128A CPLD电可重新编程的使用
行业标准的器件编程等厂商
作为数据I / O， BP Microsystems公司，短信，等等。该
XCR3128A还包括一个行业标准，IEEE
1149.1 ， JTAG接口，通过它在系统编程
明（ISP）和所述装置的重编程是支持
移植。
逻辑模块结构
图2
说明了逻辑块结构。每个逻辑
块中包含的控制方面，一个PAL阵列，解放军数组，
16个宏单元。六个控制项可以单独地被
配置为SUM或产品上，并
用于控制预置/复位和输出使的
16个宏单元'触发器。此外，控制的，二
术语可以作为时钟信号（见宏蜂窝架构设计师用手工
tecture章节） 。在PAL阵列由一个亲中
可编程与阵列具有固定或阵列，而解放军
阵列由一个可编程的与阵列与一个亲中
可编程或阵列。在PAL阵列提供一个高速
路径遍历数组，而解放军阵列提供
增加了产品的长期密度。
每个宏单元有来自五个专用产品条款
PAL数组。引脚对引脚吨
PD
该XCR3128A设备
通过PAL阵列为7.5纳秒。如果宏需要更多的
比五大产品而言，它只是获取更多产品
条款解放军阵列。解放军阵列由32
产品方面，以供所有16巨使用
细胞。因被巨额外的传输延迟
rocell使用一个或所有32个PLA乘积项仅有1.5纳秒。
所以总的引脚对引脚吨
PD
使用6至37的XCR3128A
产品来讲是9纳秒（ ns的7.5为PAL + 1.5纳秒的
PLA） 。
XPLA架构
图1
示出了一个128宏观的高级别框图
电池装置实施XPLA架构。该XPLA
架构由逻辑块是相互关联的
由零功耗互连阵列（ ZIA ） 。齐亚是vir-
图阿尔交叉点开关。每个逻辑块实质上是一个
与来自ZIA和16宏观36输入36V16设备
细胞。每个逻辑块还提供了32 ZIA反馈路径
从宏单元和I / O引脚。
从这个角度来看，这种结构看起来象许多
其他CPLD体系结构。是什么让的CoolRunner
家族独特的是什么，是每个逻辑块和内部
设计技术用于实现这些逻辑块。
逻辑块的内容将在下面说明。
MC0
MC1
I / O
MC15
16
16
16
16
逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
MC0
MC1
I / O
MC15
16
16
ZIA
逻辑
块
36
36
逻辑
块
16
16
逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
MC0
MC1
I / O
MC15
16
16
MC0
MC1
I / O
MC15
16
16
MC0
MC1
I / O
MC15
16
16
16
16
逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
SP00464
图1 ：赛灵思CPLD XPLA建筑
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XCR3128A ： 128宏单元CPLD具有增强的时钟
36 ZIA INPUTS
控制
5
6
PAL
ARRAY
解放军
ARRAY
(32)
SP00435A
图2 ：赛灵思XPLA逻辑模块结构
3
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DS035 （ V1.2 ） 2000年8月10日
TO 16个宏单元
R
XCR3128A ： 128宏单元CPLD具有增强的时钟
宏单元架构
科幻gure 3
示中使用的宏小区的体系结构
了CoolRunner XCR3128A 。宏单元能配置
置的，可以是D型或T型触发器或一组合逻辑
功能。使用D型触发器通常为更有用的
实施状态机和数据缓冲而
T型触发器一般是在执行更有益
计数器。这些触发器可以从任何提供时钟
1六源。四个时钟源（ CLK0 ， CLK1 ，
CLK2 ， CLK3 ）被连接到低偏移，设备全时钟
网络设计为保留在时钟的完整显
最终通过降低上升沿和下降沿之间的偏移。
时钟0（ CLK0 ）被指定为一个"synchronous"时钟和
必须由外部源来驱动。时钟1 （ CLK1 ）
时钟2 （CLK2 ） ，和时钟3（ CLK3 ）可以用作"syn-
是由外部源驱动chronous"时钟，或
是由一个宏蜂窝从动作为"asynchronous"时钟
方程。 CLK0 ， CLK1 ， CLK2和CLK3能时钟
在任上升沿或下降沿宏蜂窝触发器
的时钟信号的边沿。其它时钟源的两个
六个控制项（ CT2和CT3 ）在每个逻辑提供
块。这些时钟可以单独配置为
从创建的乘积项或者和项公式
36信号中可用的逻辑块内。用于定时
异步和控制术语的时钟是在不同的
t
CO
时间由所花费的时间量扩展
该信号通过阵列传播并到达
时钟网，与所述吨
SU
时间减少了。
每个逻辑块的六个控制条件来控制
触发器和异步预置/复位
启用/禁用输出缓冲器中的每个宏单元。 CON-
控制方面CT0和CT1被用于控制所述asynchro-
宏蜂窝的触发器理性预置/复位。需要注意的是
上电复位留下的所有宏单元的"zero"状态
当电源被正确应用，并且预置/复位
功能为每个宏蜂窝也可以禁用。控制
术语CT2和CT3可作为一个时钟信号输出到
触发器的宏单元，并作为输出使能的
宏单元的输出缓冲区。控制方面CT4和CT5能
被用于控制输出的宏小区的输出的使能
把缓冲区。有四个专用的输出使能控制
术语确保了CoolRunner设备的PCI的COM
绕指柔。输出缓冲器还可以始终启用或
总是被禁用。所有CoolRunner器件还提供了一个
全局三态（GTS）针，当其启用和拉
低，将三态器件的所有输出。该引脚
提供支持"In在线Testing"或"Bed -OF- Nails"
测试。
有两条反馈路径的ZIA ：一个是从巨
rocell ，一个从I / O引脚。齐亚反馈路径
输出缓冲器是宏蜂窝反馈路径之前
而输出缓冲器之后ZIA反馈路径的I / O的
引脚的反馈路径。当宏小区被用作输出
放，输出缓冲器被启用，并且宏蜂窝馈
回路径可以用于反馈实现的逻辑
在宏小区。当I / O引脚被用作输入时，
输出缓冲器将三态和输入信号将被馈送
成可经由I / O的反馈路径中的ZIA ，并且逻辑imple-
mented在掩埋宏蜂窝可以被反馈到ZIA
通过宏小区的反馈路径。但是应当注意的是
未使用的输入或I / O的应该正确终止（见
在此数据表和应用程序上的终结部分
离子注
终止未使用的I / O引脚赛灵思XPLA1
和XPLA2的CoolRunner CPLD的。
齐亚总理
PAL
解放军
D / T
INIT
（P或R）的
CT0
CT1
GND
Q
CLK0
CLK0
CLK1
CLK1
CLK2
CLK2
CLK3
CLK3
GTS
GND
CT4
CT5
V CC
GND
CT2
CT3
SP00558
图3 ： XCR3128A宏单元架构
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R
XCR3128A ： 128宏单元CPLD具有增强的时钟
简单的时序模型
图4
显示的CoolRunner时序模型。此时冷却
热流道时序模型看起来非常像一个22V10时间
模型中，有三个主要的定时参数，
包括T
PD
, t
SU
和叔
CO
。在其他竞争architec-
Tures的，用户可能能够适应设计成在CPLD ，
但是不能确定系统定时要求是否可
见了之后才设计已经融入装置。这是
由于竞争结构的时序模型是
非常复杂，包括诸如定时dependen-
对借用并联扩展的数量资本投资者入境计划，分享
可扩展，不同数量的X和Y的路由
信道使用的，等等。在XPLA架构中，用户
知道了前面的设计是否能满足系统时序
要求。这是由于这样的定时的简单
模型。
输入引脚
t
PD_PAL
=组合PAL ONLY
t
PD_PLA
=组合PAL +解放军
输出引脚
输入引脚
注册
t
SU_PAL
= PAL ONLY
t
SU_PLA
= PAL +解放军
D
Q
注册
t
CO
输出引脚
全局时钟引脚
SP00553
图4 ：的CoolRunner时序模型
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