应用说明
0
R
XCR3128 ： 128宏单元CPLD
0
14*
DS034 （ V1.2 ） 2000年8月10日
产品speci fi cation
介绍
业界首款TotalCMOS PLD - 无论是CMOS设计
和工艺技术
快速零功率（ FZP ）设计技术规定
超低功耗以及超高速
IEEE 1149.1兼容， JTAG测试功能
- 四个引脚的JTAG接口（ TCK ， TMS ， TDI ， TDO ）
- IEEE 1149.1 TAP控制器
- JTAG命令包括：旁路，采样/预加载，
EXTEST ，用户代码， IDCODE ，高阻
3.3V ，使用JTAG在系统可编程（ ISP ）
接口
- 片超高压代
- ISP命令包括：启动，擦除，编程，
VERIFY
- 支持多ISP编程平台
形式
10 ns的高速引脚到引脚延迟
小于100的超低静态功耗
A
100％的可路由100 ％的利用率，而所有的引脚和
所有的宏单元都是固定的
确定性的时序模型是非常简单的
利用
四个时钟可用
可编程时钟极性在每个宏蜂窝
支持异步时钟
创新XPLA 架构结合了高速
极端的灵活性
1000擦除/编程周期保证
20年数据保留保证
逻辑扩展到37项产品
符合PCI标准
高级0.5μ ê
2
CMOS工艺
安全位可以防止未经授权的访问
采用工业标准设计输入和验证
和Xilinx CAE工具
可重新编程的使用行业标准的设备
编程器
创新的控制期限结构提供了两种总和
在每个逻辑块的条款或产品方面：
- 可编程三态缓冲器
- 异步宏单元寄存器预置/复位
- 全球可编程三态引脚便于与QUOT ;床
不使用逻辑资源nails"测试
- 可在PLCC ， VQFP和PQFP封装
- 提供商用级和工业级
描述
该XCR3128 CPLD （复杂可编程逻辑
设备）是第三个在一个家庭中的CoolRunner
从CPLD器件
赛灵思。这些器件结合了高速和零功率
在128宏单元CPLD 。随着FZP设计技术，
在XCR3128提供真正的引脚对引脚速度为10ns ，而
同时各输出功率小于100
A
at
待机状态，而不需要“涡轮比特'或其他
省电方案。取代传统意义上的
放大器的方法实现乘积项（一技
NIQUE已经由于双极时代用于PLD）的
与纯CMOS门电路级联链中，动态
功率也比任何竞争大大降低
CPLD 。这些器件是第一TotalCMOS可编程逻辑器件，如
它们同时使用CMOS工艺技术
和
在巳
ented全CMOS FZP设计技术。对于5V的应用
系统蒸发散，赛灵思还提供高速XCR5128 CPLD的
提供这些功能在一个完整的5V实施。
赛灵思CPLD的FZP利用专利XPLA
（扩展可编程逻辑阵列）架构。该
XPLA架构结合了解放军的最佳功能
和PAL型结构，以提供高速度和灵活
逻辑分配导致的卓越能力，使
设计有固定引脚的变化。该XPLA结构
每个逻辑块提供了五个快捷10ns的PAL路径
每路输出专门的产品条款。这PAL路径加盟
通过附加的PLA结构部署32个池
产品方面，以一个完全可编程的或阵列可
分配解放军产品条款中的任何逻辑输出
块。这种组合允许逻辑将分配艾菲
ciently整个逻辑块和支持多达
37产品条款上的输出。速度与逻辑
从解放军阵列分配到输出只有2.5纳秒，
不管PLA乘积项的数目的使用，这
结果，在最坏的情况下吨
PD
从任何引脚来的只有12.5纳秒
任何其他引脚。此外，逻辑是共同的多个
输出可以被放置在一个单一PLA乘积项和
经由或阵列在多个输出端共享，有效
提高设计密度。
该XCR3128 CPLD是通过行业标准的支持
CAE工具（ Cadence公司/ OrCAD的，示例逻辑，导师，
新思科技， Synario ， Viewlogic系，和Synplicity ） ，使用文本
（ ABEL ， VHDL ， Verilog的）和/或原理图输入。设计ver-
ification使用行业标准的模拟器功能
和时序仿真。显影支撑在per-
SONAL电脑，SPARC和HP平台。设备配件
采用了Xilinx公司开发的工具， XPLA专业（可
在赛灵思网站） 。
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XCR3128 ： 128宏单元CPLD
该XCR3128 CPLD电可重新编程的使用
行业标准的器件编程等厂商
作为数据I / O， BP Microsystems公司，短信，等等。该
XCR3128还包括一个行业标准，IEEE
1149.1 ， JTAG接口，通过它在系统编程
明（ISP）和该装置的重新编程支持。
由零功耗互连阵列（ ZIA ） 。齐亚是vir-
图阿尔交叉点开关。每个逻辑块实质上是一个
与来自ZIA和16宏观36输入36V16设备
细胞。每个逻辑块还提供了32 ZIA反馈路径
从宏单元和I / O引脚。
从这个角度来看，这种结构看起来象许多
其他CPLD体系结构。是什么让的CoolRunner
家族独特的是什么，是每个逻辑块和内部
设计技术用于实现这些逻辑块。
逻辑块的内容将在下面说明。
XPLA架构
图1
示出了一个128宏观的一个高级方框图
电池装置实施XPLA架构。该XPLA
架构由逻辑块是相互关联的
MC0
MC1
I / O
MC15
16
16
16
16
逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
MC0
MC1
I / O
MC15
16
16
ZIA
逻辑
块
36
36
逻辑
块
16
16
逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
MC0
MC1
I / O
MC15
16
16
MC0
MC1
I / O
MC15
16
16
MC0
MC1
I / O
MC15
16
16
16
16
逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
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图1：赛灵思XPLA建筑
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XCR3128 ： 128宏单元CPLD
逻辑模块结构
图2
说明了逻辑块结构。每个逻辑
块中包含的控制方面，一个PAL阵列，解放军数组，
16个宏单元。六个控制方面可以单独CON组
想通如任一SUM或产品上，并用于
控制预置/复位和输出使能16巨的
rocells '触发器。在PAL阵列由一个可编的
均衡器和阵列具有固定或阵列，而解放军阵列
由一个可编程与阵列，可编的
BLE或阵列。在PAL阵列提供了高速路
通过数组，而解放军阵列提供了增强
产品期限密度。
每个宏单元有来自五个专用产品条款
PAL数组。引脚对引脚吨
PD
该XCR3128设备
通过在PAL阵列是10纳秒。如果宏需要更多的
比五大产品而言，它只是获取更多产品
条款解放军阵列。解放军阵列由32
产品方面，以供所有16巨使用
细胞。因被巨额外的传输延迟
rocell使用一个或所有32个PLA乘积项仅有2.5纳秒。
所以总的引脚对引脚吨
PD
使用6至37的XCR3128
产品条款为12.5纳秒（ 10纳秒的PAL + 2.5纳秒的
PLA） 。
36 ZIA INPUTS
控制
5
6
PAL
ARRAY
解放军
ARRAY
(32)
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图2 ：赛灵思XPLA逻辑模块结构
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TO 16个宏单元
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XCR3128 ： 128宏单元CPLD
宏单元架构
科幻gure 3
示中使用的宏小区的体系结构
了CoolRunner家庭。宏小区由一个触发器
可以被配置为一个D-或T型。 D型
触发器通常用于执行国家更有用
机器和数据缓冲。 T型触发器一般是
更多有用的贯彻柜台。所有CoolRunner FAM-
随手会员提供同步和异步
时钟和提供能力，时钟关闭或者下降
或上涨的这些时钟边缘。这些设备是
设计为使得所述上升和下降之间的偏移
一个时钟的边缘被最小化用于计时的完整性。那里
可用的XCR3128设备上4个时钟周期。时钟0
（ CLK0 ）被指定为＆ QUOT ;同步＆ QUOT ;时钟和必须的
可以由外部源驱动。时钟1 （ CLK1 ） ，时钟2
（CLK2 ） ，和时钟3（ CLK3 ）可以被用作同步
异步的时钟（由外部源驱动），或者作为
异步时钟（由宏蜂窝式驱动） 。该
对于异步时钟的定时在该吨不同
CO
时间是通过所花费的时间量扩展
信号通过阵列传播并到达时钟
网络，并且所述吨
SU
时间减少了。
两者的控制条件（ CT0和CT1 ）被用来控制
宏蜂窝的触发器的预置/复位。预
每个宏置位/复位功能也被禁用。
请注意，上电复位留下的所有宏单元的
＆ QUOT ;零＆ QUOT ;当电源正常应用状态。其他四
控制条件（CT2 - CT5 ）可以被用于控制输出
启用宏单元的输出缓冲器。究其原因有
是专门为输出尽可能多的控制方面启用
宏蜂窝的是要保证所有的CoolRunner设备
PCI标准。宏蜂窝的输出缓冲器也可以是
始终启用或禁用。同时所有CoolRunner设备
提供全球三态（ GTS ）引脚，从而使能时
拉至低电平时，器件将三态所有的输出。
该引脚提供支持"In电路Testing"或
QUOT ＆ ;床身的钉＆ QUOT ;测试。
有两条反馈路径的ZIA ：一个是从巨
rocell ，一个从I / O引脚。齐亚反馈路径
输出缓冲器是宏蜂窝反馈路径之前
而输出缓冲器之后ZIA反馈路径的I / O的
脚ZIA路径。当宏小区被用作输出时，
输出缓冲器被启用，并且宏蜂窝反馈路径
可用于反馈的巨实现的逻辑
rocell 。当在I / O引脚作为输入，输出
缓冲器将三态和输入信号将被送入
经由I / O的反馈路径中的ZIA ，并且逻辑imple-
mented在掩埋宏蜂窝可以被反馈到ZIA
通过宏小区的反馈路径。但是应当注意的是
未使用的输入或I / O的应该正确终止（见
上一节
第9页的“终结”
本数据表
和应用笔记
终止未使用的I / O引脚
赛灵思XPLA1和XPLA2的CoolRunner CPLD的） 。
齐亚总理
PAL
LA
D / T
INIT
（P或R）的
CLK0
CLK0
CLK1
CLK1
CLK2
CLK2
CLK3
CLK3
CT0
CT1
GND
CT2
CT3
CT4
CT5
V
CC
GND
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Q
GTS
GND
图3 ： XCR3128宏单元架构
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XCR3128 ： 128宏单元CPLD
简单的时序模型
图4
显示的CoolRunner时序模型。此时冷却
热流道时序模型看起来非常像一个22V10时间
模型中，有三个主要的定时参数，
包括T
PD
, t
SU
和叔
CO
。在其他竞争architec-
Tures的，用户可能能够适应设计成在CPLD ，
但是不能确定系统定时要求是否可
见了之后才设计已经融入装置。这是
由于竞争结构的时序模型是
非常复杂，包括诸如定时dependen-
对借用并联扩展的数量资本投资者入境计划，分享
可扩展，不同数量的X和Y的路由
信道使用的，等等。在XPLA架构中，用户
知道了前面的设计是否能满足系统时序
要求。这是由于这样的定时的简单
模型。
TotalCMOS设计技术快速零
动力
赛灵思公司是第一家提供TotalCMOS CPLD ，无论是在亲
塞斯技术和设计技术。赛灵思采用
CMOS门电路的级联来实现产品的总和
代替传统的读出放大器的方法。此CMOS
门实现允许赛灵思公司提供的CPLD这是
高性能，低功耗，打破了款
digm是具有低功耗，必须具有低perfor-
曼斯。请参阅
图5
和
表1
显示我
CC
与
我们XCR3128 TotalCMOS CPLD的频率（取数据
W / 8升/降，可装载16位计数器在3.3V ， 25 ° C） 。
输入引脚
t
PD_PAL
=组合PAL ONLY
t
PD_PLA
=组合PAL +解放军
输出引脚
输入引脚
注册
t
SU_PAL
= PAL ONLY
t
SU_PLA
= PAL +解放军
D
Q
注册
t
CO
输出引脚
全局时钟引脚
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图4 ：的CoolRunner时序模型
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产品speci fi cation
介绍
业界首款TotalCMOS PLD - 无论是CMOS设计
和工艺技术
快速零功率（ FZP ）设计技术规定
超低功耗以及超高速
IEEE 1149.1兼容， JTAG测试功能
- 四个引脚的JTAG接口（ TCK ， TMS ， TDI ， TDO ）
- IEEE 1149.1 TAP控制器
- JTAG命令包括：旁路，采样/预加载，
EXTEST ，用户代码， IDCODE ，高阻
3.3V ，使用JTAG在系统可编程（ ISP ）
接口
- 片超高压代
- ISP命令包括：启动，擦除，编程，
VERIFY
- 支持多ISP编程平台
形式
10 ns的高速引脚到引脚延迟
小于100的超低静态功耗
A
100％的可路由100 ％的利用率，而所有的引脚和
所有的宏单元都是固定的
确定性的时序模型是非常简单的
利用
四个时钟可用
可编程时钟极性在每个宏蜂窝
支持异步时钟
创新XPLA 架构结合了高速
极端的灵活性
1000擦除/编程周期保证
20年数据保留保证
逻辑扩展到37项产品
符合PCI标准
高级0.5μ ê
2
CMOS工艺
安全位可以防止未经授权的访问
采用工业标准设计输入和验证
和Xilinx CAE工具
可重新编程的使用行业标准的设备
编程器
创新的控制期限结构提供了两种总和
在每个逻辑块的条款或产品方面：
- 可编程三态缓冲器
- 异步宏单元寄存器预置/复位
- 全球可编程三态引脚便于与QUOT ;床
不使用逻辑资源nails"测试
- 可在PLCC ， VQFP和PQFP封装
- 提供商用级和工业级
描述
该XCR3128 CPLD （复杂可编程逻辑
设备）是第三个在一个家庭中的CoolRunner
从CPLD器件
赛灵思。这些器件结合了高速和零功率
在128宏单元CPLD 。随着FZP设计技术，
在XCR3128提供真正的引脚对引脚速度为10ns ，而
同时各输出功率小于100
A
at
待机状态，而不需要“涡轮比特'或其他
省电方案。取代传统意义上的
放大器的方法实现乘积项（一技
NIQUE已经由于双极时代用于PLD）的
与纯CMOS门电路级联链中，动态
功率也比任何竞争大大降低
CPLD 。这些器件是第一TotalCMOS可编程逻辑器件，如
它们同时使用CMOS工艺技术
和
在巳
ented全CMOS FZP设计技术。对于5V的应用
系统蒸发散，赛灵思还提供高速XCR5128 CPLD的
提供这些功能在一个完整的5V实施。
赛灵思CPLD的FZP利用专利XPLA
（扩展可编程逻辑阵列）架构。该
XPLA架构结合了解放军的最佳功能
和PAL型结构，以提供高速度和灵活
逻辑分配导致的卓越能力，使
设计有固定引脚的变化。该XPLA结构
每个逻辑块提供了五个快捷10ns的PAL路径
每路输出专门的产品条款。这PAL路径加盟
通过附加的PLA结构部署32个池
产品方面，以一个完全可编程的或阵列可
分配解放军产品条款中的任何逻辑输出
块。这种组合允许逻辑将分配艾菲
ciently整个逻辑块和支持多达
37产品条款上的输出。速度与逻辑
从解放军阵列分配到输出只有2.5纳秒，
不管PLA乘积项的数目的使用，这
结果，在最坏的情况下吨
PD
从任何引脚来的只有12.5纳秒
任何其他引脚。此外，逻辑是共同的多个
输出可以被放置在一个单一PLA乘积项和
经由或阵列在多个输出端共享，有效
提高设计密度。
该XCR3128 CPLD是通过行业标准的支持
CAE工具（ Cadence公司/ OrCAD的，示例逻辑，导师，
新思科技， Synario ， Viewlogic系，和Synplicity ） ，使用文本
（ ABEL ， VHDL ， Verilog的）和/或原理图输入。设计ver-
ification使用行业标准的模拟器功能
和时序仿真。显影支撑在per-
SONAL电脑，SPARC和HP平台。设备配件
采用了Xilinx公司开发的工具， XPLA专业（可
在赛灵思网站） 。
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XCR3128 ： 128宏单元CPLD
该XCR3128 CPLD电可重新编程的使用
行业标准的器件编程等厂商
作为数据I / O， BP Microsystems公司，短信，等等。该
XCR3128还包括一个行业标准，IEEE
1149.1 ， JTAG接口，通过它在系统编程
明（ISP）和该装置的重新编程支持。
由零功耗互连阵列（ ZIA ） 。齐亚是vir-
图阿尔交叉点开关。每个逻辑块实质上是一个
与来自ZIA和16宏观36输入36V16设备
细胞。每个逻辑块还提供了32 ZIA反馈路径
从宏单元和I / O引脚。
从这个角度来看，这种结构看起来象许多
其他CPLD体系结构。是什么让的CoolRunner
家族独特的是什么，是每个逻辑块和内部
设计技术用于实现这些逻辑块。
逻辑块的内容将在下面说明。
XPLA架构
图1
示出了一个128宏观的一个高级方框图
电池装置实施XPLA架构。该XPLA
架构由逻辑块是相互关联的
MC0
MC1
I / O
MC15
16
16
16
16
逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
MC0
MC1
I / O
MC15
16
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ZIA
逻辑
块
36
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逻辑
块
16
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逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
MC0
MC1
I / O
MC15
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MC0
MC1
I / O
MC15
16
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MC0
MC1
I / O
MC15
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16
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逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
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图1：赛灵思XPLA建筑
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XCR3128 ： 128宏单元CPLD
逻辑模块结构
图2
说明了逻辑块结构。每个逻辑
块中包含的控制方面，一个PAL阵列，解放军数组，
16个宏单元。六个控制方面可以单独CON组
想通如任一SUM或产品上，并用于
控制预置/复位和输出使能16巨的
rocells '触发器。在PAL阵列由一个可编的
均衡器和阵列具有固定或阵列，而解放军阵列
由一个可编程与阵列，可编的
BLE或阵列。在PAL阵列提供了高速路
通过数组，而解放军阵列提供了增强
产品期限密度。
每个宏单元有来自五个专用产品条款
PAL数组。引脚对引脚吨
PD
该XCR3128设备
通过在PAL阵列是10纳秒。如果宏需要更多的
比五大产品而言，它只是获取更多产品
条款解放军阵列。解放军阵列由32
产品方面，以供所有16巨使用
细胞。因被巨额外的传输延迟
rocell使用一个或所有32个PLA乘积项仅有2.5纳秒。
所以总的引脚对引脚吨
PD
使用6至37的XCR3128
产品条款为12.5纳秒（ 10纳秒的PAL + 2.5纳秒的
PLA） 。
36 ZIA INPUTS
控制
5
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PAL
ARRAY
解放军
ARRAY
(32)
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图2 ：赛灵思XPLA逻辑模块结构
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TO 16个宏单元
R
XCR3128 ： 128宏单元CPLD
宏单元架构
科幻gure 3
示中使用的宏小区的体系结构
了CoolRunner家庭。宏小区由一个触发器
可以被配置为一个D-或T型。 D型
触发器通常用于执行国家更有用
机器和数据缓冲。 T型触发器一般是
更多有用的贯彻柜台。所有CoolRunner FAM-
随手会员提供同步和异步
时钟和提供能力，时钟关闭或者下降
或上涨的这些时钟边缘。这些设备是
设计为使得所述上升和下降之间的偏移
一个时钟的边缘被最小化用于计时的完整性。那里
可用的XCR3128设备上4个时钟周期。时钟0
（ CLK0 ）被指定为＆ QUOT ;同步＆ QUOT ;时钟和必须的
可以由外部源驱动。时钟1 （ CLK1 ） ，时钟2
（CLK2 ） ，和时钟3（ CLK3 ）可以被用作同步
异步的时钟（由外部源驱动），或者作为
异步时钟（由宏蜂窝式驱动） 。该
对于异步时钟的定时在该吨不同
CO
时间是通过所花费的时间量扩展
信号通过阵列传播并到达时钟
网络，并且所述吨
SU
时间减少了。
两者的控制条件（ CT0和CT1 ）被用来控制
宏蜂窝的触发器的预置/复位。预
每个宏置位/复位功能也被禁用。
请注意，上电复位留下的所有宏单元的
＆ QUOT ;零＆ QUOT ;当电源正常应用状态。其他四
控制条件（CT2 - CT5 ）可以被用于控制输出
启用宏单元的输出缓冲器。究其原因有
是专门为输出尽可能多的控制方面启用
宏蜂窝的是要保证所有的CoolRunner设备
PCI标准。宏蜂窝的输出缓冲器也可以是
始终启用或禁用。同时所有CoolRunner设备
提供全球三态（ GTS ）引脚，从而使能时
拉至低电平时，器件将三态所有的输出。
该引脚提供支持"In电路Testing"或
QUOT ＆ ;床身的钉＆ QUOT ;测试。
有两条反馈路径的ZIA ：一个是从巨
rocell ，一个从I / O引脚。齐亚反馈路径
输出缓冲器是宏蜂窝反馈路径之前
而输出缓冲器之后ZIA反馈路径的I / O的
脚ZIA路径。当宏小区被用作输出时，
输出缓冲器被启用，并且宏蜂窝反馈路径
可用于反馈的巨实现的逻辑
rocell 。当在I / O引脚作为输入，输出
缓冲器将三态和输入信号将被送入
经由I / O的反馈路径中的ZIA ，并且逻辑imple-
mented在掩埋宏蜂窝可以被反馈到ZIA
通过宏小区的反馈路径。但是应当注意的是
未使用的输入或I / O的应该正确终止（见
上一节
第9页的“终结”
本数据表
和应用笔记
终止未使用的I / O引脚
赛灵思XPLA1和XPLA2的CoolRunner CPLD的） 。
齐亚总理
PAL
LA
D / T
INIT
（P或R）的
CLK0
CLK0
CLK1
CLK1
CLK2
CLK2
CLK3
CLK3
CT0
CT1
GND
CT2
CT3
CT4
CT5
V
CC
GND
SP00457
Q
GTS
GND
图3 ： XCR3128宏单元架构
DS034 （ V1.2 ） 2000年8月10日
www.xilinx.com
1-800-255-7778
4
R
XCR3128 ： 128宏单元CPLD
简单的时序模型
图4
显示的CoolRunner时序模型。此时冷却
热流道时序模型看起来非常像一个22V10时间
模型中，有三个主要的定时参数，
包括T
PD
, t
SU
和叔
CO
。在其他竞争architec-
Tures的，用户可能能够适应设计成在CPLD ，
但是不能确定系统定时要求是否可
见了之后才设计已经融入装置。这是
由于竞争结构的时序模型是
非常复杂，包括诸如定时dependen-
对借用并联扩展的数量资本投资者入境计划，分享
可扩展，不同数量的X和Y的路由
信道使用的，等等。在XPLA架构中，用户
知道了前面的设计是否能满足系统时序
要求。这是由于这样的定时的简单
模型。
TotalCMOS设计技术快速零
动力
赛灵思公司是第一家提供TotalCMOS CPLD ，无论是在亲
塞斯技术和设计技术。赛灵思采用
CMOS门电路的级联来实现产品的总和
代替传统的读出放大器的方法。此CMOS
门实现允许赛灵思公司提供的CPLD这是
高性能，低功耗，打破了款
digm是具有低功耗，必须具有低perfor-
曼斯。请参阅
图5
和
表1
显示我
CC
与
我们XCR3128 TotalCMOS CPLD的频率（取数据
W / 8升/降，可装载16位计数器在3.3V ， 25 ° C） 。
输入引脚
t
PD_PAL
=组合PAL ONLY
t
PD_PLA
=组合PAL +解放军
输出引脚
输入引脚
注册
t
SU_PAL
= PAL ONLY
t
SU_PLA
= PAL +解放军
D
Q
注册
t
CO
输出引脚
全局时钟引脚
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图4 ：的CoolRunner时序模型
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DS034 （ V1.2 ） 2000年8月10日
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