0
R
XCR22LV10 ： 3V零功耗，
TotalCMOS ，通用PLD器件
0
0*
DS047 （ V1.1 ） 2000年2月10日
产品speci fi cation
特点
业界首款TotalCMOS SPLD - 无论CMOS
设计和工艺技术
快速零功率（ FZP ）设计技术规定
超低功耗和高速
- 静态小于45的电流
A
- 大大低于动态电流
竞争产品
- 引脚到引脚延迟仅为10纳秒
真正的零功率装置，没有涡轮增压位或电源
下跌方案
功能/ JEDEC的地图与双极性兼容，
UVCMOS ， EECMOS 22V10s
多种封装选择具有PCB友好
流通引脚（ SOL和TSSOP ）
- 24针TSOIC ，使用较少的93 ％的系统内空间比
采用28引脚PLCC
- 24引脚SOIC
- 28引脚PLCC与JEDEC标准引脚排列
可在商业和工业经营范围
支持混合电压系统，可承受5V的I / O
先进的0.5
E
2
CMOS工艺
1000擦除/编程周期保证
20年数据保留保证
多达16个产品多样化的产品期限分布
每个输出条件的复杂功能
可编程输出极性
预置同步/异步复位功能
安全位可以防止未经授权的访问
电子签名识别
采用工业标准设计输入和验证
CAE工具
可重新编程的使用行业标准的设备
编程器
描述
该XCR22LV10是第一个SPLD高perfor-结合
MANCE具有低功率，而不需要"turbo bits"或
其他的省电方案。为了实现这一目标，赛灵思拥有
用他们的FZP设计技术，它取代conven-
tional检测放大器的方法实现产品
术语（由于已使用PLD中的技术
两极时代）的纯CMOS门电路级联链。
这导致了低功耗和高的组合
速度在以前是无法实现的，在PLD
舞台上。对于5V操作， Xilinx提供了XCR22V10了
提供在一个5V实施高速和低功耗。
该XCR22LV10使用熟悉的和/或逻辑阵列
结构，它允许直接执行的
加总产品的方程。此装置有一个可编程
均衡器和阵列驱动固定或阵列。在OR总和
产品供给一个"Output宏Cell" （OMC ），其可
单独配置为一个专用的输入，一个组合
torial输出，或者与内部反馈一个注册的输出。
功能说明
该XCR22LV10实现逻辑功能
加总产品中的programmable-表情
和/固定或逻辑阵列。用户定义的函数是cre-
通过编程的输入信号的连接成ated
的阵列。用户可配置的输出结构形式
I / O宏单元进一步提高逻辑的灵活性（图
1).
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.
CLK/I0
1
0
0
1
9
3
4
7
8
11 12
15 16
19 20
23 24
27 28
31 32
35 36
39 40
43
AR
1
1
0
0
0
1
0
1
24
V
CC
DAR
SP
Q
Q
23
F9
0
1
10
DAR
Q
Q
1
1
0
0
0
1
0
1
22
F8
20
I1
2
21
SP
0
1
1
1
0
0
0
1
0
1
DAR
33
I2
3
34
SP
Q
Q
21
F7
0
1
1
1
0
0
0
1
0
1
DAR
SP
Q
Q
20
F6
48
I3
4
49
DAR
SP
Q
Q
1
1
0
0
0
1
0
1
0
1
19
F5
65
I4
5
66
可编程连接。
DAR
SP
Q
Q
0
1
1
1
0
0
0
1
0
1
18
F4
82
I5
6
83
DAR
SP
Q
Q
0
1
1
1
0
0
0
1
0
1
17
F3
97
I6
7
98
DAR
Q
Q
0
1
1
1
0
0
0
1
0
1
16
F2
110
I7
8
111
SP
0
1
1
1
0
0
0
1
0
1
DAR
121
9
122
130
SP
Q
Q
15
F1
I8
0
1
1
1
0
0
0
1
0
1
DAR
SP
Q
Q
14
F0
I9
10
131
SP
0
1
I10 11
GND 12
注意：
0
3
4
7
8
11 12
15 16
19 20
23 24
27 28
31 32
35 36
39 40
43
13
I11
SP00059
图1 ： XCR22LV10逻辑图
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R
XCR22LV10 ： 3V零功耗， TotalCMOS ，通用PLD
体系结构概述
该XCR22LV10架构示于图。十二
专用输入和10个I / O提供了多达22个输入和
10输出用于创建逻辑功能。在的核心
设备是一个可编程的电可擦除AND阵列
它驱动一个固定或阵列。利用这种结构，所述
XCR22LV10可以实现高达加总产品的10逻辑
表达式。
与每个十个或功能是I / O巨
rocell可独立编程的一个
四种不同的配置。可编程宏
允许每个I / O创建顺序或组合逻辑
功能与高有效或低有效极性。
44输入线：
24个输入线进行真和的补
施加到12个输入引脚的信号
20个附加线进行真和补
反馈或输入信号的来自10个I / O的值
132产品条款：
120个乘积项（布置在两组8，10 ，12，
14和16）用于形成逻辑和
十大输出使能条件（每个I / O）
一个全球同步的预设乘积项
一个全球异步清零乘积项
在每一个输入线/产品长期路口有一个
EEPROM存储器单元，它确定是否
有在该交叉点的逻辑连接。每个生产
UCT术语本质上是一个44输入端与门。乘积项
这是连接到两个真和的补码
输入信号将始终为FALSE ，因此不会影响
OR功能，它驱动。当所有的连接上
产品长期被打开，一个无所谓的状态存在，
这个词永远是TRUE。
和/或逻辑阵列
在XCR22LV10的（可编程与阵列显示
在逻辑图，
图1）
通过输入线形成
交叉乘积项。在输入线和产品
术语的用法如下：
CLK/I0
1
11
I1 – I11
可编程和阵列
(44
×
8
10
12
14
16
132)
16
14
12
10
8
RESET
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
F0
F1
F2
F3
F4
F5
F6
F7
F8
F9
SP00060A
图2 ：功能框图
可变产品期限分布
该XCR22LV10提供120项产品驱动
10或功能。这些产品的术语分布
16中的基团8，10 ，12，14的输出，并以间
形式逻辑和（见逻辑图） 。这种分布
可最佳利用设备资源。
和灰XCR22LV10到的精确要求的
设计。
宏单元架构
每个I / O宏单元，如图
科幻gure 3
由一个
D型触发器和两个信号中选择的多路复用器。 CON组
在XCR22LV10的每个宏单元的成形是阻止 -
由两个EEPROM位控制这些雷区
多路复用器。这些位决定输出极性和输出
放型（注册或未注册） 。等效电路
用于宏小区的配置中示出了
图4中。
可编程I / O宏单元
输出宏单元提供了完整的控制权
每个输出的架构。配置每个能力
独立输出允许用户定制的配置
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预设
R
XCR22LV10 ： 3V零功耗， TotalCMOS ，通用PLD
.
S
1
1
AR
D
CLK
SP
Q
Q
S
1
S
0
0
1
1
0
0
0
1
0
1
F
0
0
1
1
S
0
0
1
0
1
输出CON组fi guration
注册/低电平/宏单元反馈
注册/激活- HIGH /宏单元反馈
组合/低电平/引脚的反馈
组合/高电平有效/引脚的反馈
0 =未编程的熔丝
1 =编程的熔丝
SP00484
图3 ：输出宏单元逻辑图
AR
D
CLK
SP
Q
Q
S
0
= 0
S
1
= 0
F
S
0
= 0
S
1
= 1
F
一。注册/低电平
。组合/低电平
AR
D
CLK
SP
Q
Q
S
0
= 1
S
1
= 0
F
S
0
= 1
S
1
F
B 。注册/高电平有效
。组合/高电平有效
SP00376
图4 ：输出宏单元配置
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R
XCR22LV10 ： 3V零功耗， TotalCMOS ，通用PLD
输出类型
从或阵列的信号可以直接馈送到输出
放销（组合功能）或锁存到D型
触发器（注册功能）。 D型触发器锁存
在时钟的上升沿的数据，并且由控制
全球预置和清除方面。当同步预
设置项被满足时，该寄存器的Q输出将被设置
在高时钟输入的下一个上升沿。满足
异步清零内将设置Q低，不管
时钟状态。如果这两个条件同时满足时，
明确将覆盖预设。
可以作为一个专用的输入端，一个专用的输出，或者一个
双向I / O 。
上电复位
为了缓和系统初始化，所有的触发器会电到一
复位条件和Q输出是低的。实际输出
把XCR22LV10将取决于编程的输出
把极性。在V
CC
崛起必须是单调的。
设计安全性
该XCR22LV10提供了一个特殊的EEPROM安全位
防止未经授权的读取设计或复制
编程到器件中。安全位被设置
PLD编程，或者在编程结束
明周期或作为一个单独的步骤中，在该装置已经
编程。一旦安全位被置位，这是不可能
验证（阅读）或编程XCR22LV10 ，直到整个
设备已先被擦除与批量擦除功能。
编程/擦除周期
该XCR22LV10是100 ％可测试，可擦除/节目
秒，并保证1000编程/擦除擦除
周期。
输出极性
每个宏单元可以配置为实施积极的高
或低电平有效。可编程极性消除
需要外接逆变器。
TotalCMOS设计技术快速零
动力
赛灵思公司是第一家提供TotalCMOS SPLD ，无论是在亲
塞斯技术和设计技术。赛灵思采用
CMOS门电路的级联来实现产品的总和
代替传统的读出放大器的方法。此CMOS
门实现允许赛灵思提供SPLDs这是
高性能，低功耗，打破了款
digm是具有低功耗，你必须接受较低的perfor-
曼斯。请参阅
图5
和
表1
显示我
CC
与
我们XCR22LV10 TotalCMOS SPLD的频率。
表1：典型的我
CC
与频率的关系@ V
CC
= 3.3V, 25
°
C
频率（MHz）
1
10
20
30
40
50
60
70
80
90
100
110
120
130
Tupical我
CC
（MA ）
0.2
1.5
3.0
4.5
6.0
7.4
8.9
10.4
11.8
13.2
14.5
15.8
17.0
18.2
OUTPUT ENABLE
每个I / O宏单元的输出可以启用或解散
其相关联的可编程的控制下禁止时
输出使能乘积项。当逻辑条件
程序上的输出允许术语都满足，则
输出信号被传递到I / O引脚。否则，该
输出缓冲器驱动到高阻抗状态。
根据输出的控制使内， I / O引脚可以
函数作为专用输入端，专用的输出，或者一个bidi-
rectional I / O 。开放的每一个输出连接
能够长期将永久启用输出缓存和
产生一个专用输出。反之，如果每一个连接是
完好，能长期将永远是逻辑和FALSE
在I / O将作为一个专用的输入。
注册反馈选择
当在I / O宏单元被配置为执行一个寄存器
羊羔功能（S1 = 0） （图
4a
or
图4b ） ，
该馈
回信号到与门阵列取自Q输出。
双向I / O选择
在配置I / O宏单元来实现combi-
natorial功能（ S1 = 1 ）（图
4c
or
图4d ） ，
该馈
回信号是从I / O引脚。在这种情况下，针
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XCR22LV10 ： 3V零功耗，
TotalCMOS ，通用PLD器件
0
0*
DS047 （ V1.1 ） 2000年2月10日
产品speci fi cation
特点
业界首款TotalCMOS SPLD - 无论CMOS
设计和工艺技术
快速零功率（ FZP ）设计技术规定
超低功耗和高速
- 静态小于45的电流
A
- 大大低于动态电流
竞争产品
- 引脚到引脚延迟仅为10纳秒
真正的零功率装置，没有涡轮增压位或电源
下跌方案
功能/ JEDEC的地图与双极性兼容，
UVCMOS ， EECMOS 22V10s
多种封装选择具有PCB友好
流通引脚（ SOL和TSSOP ）
- 24针TSOIC ，使用较少的93 ％的系统内空间比
采用28引脚PLCC
- 24引脚SOIC
- 28引脚PLCC与JEDEC标准引脚排列
可在商业和工业经营范围
支持混合电压系统，可承受5V的I / O
先进的0.5
E
2
CMOS工艺
1000擦除/编程周期保证
20年数据保留保证
多达16个产品多样化的产品期限分布
每个输出条件的复杂功能
可编程输出极性
预置同步/异步复位功能
安全位可以防止未经授权的访问
电子签名识别
采用工业标准设计输入和验证
CAE工具
可重新编程的使用行业标准的设备
编程器
描述
该XCR22LV10是第一个SPLD高perfor-结合
MANCE具有低功率，而不需要"turbo bits"或
其他的省电方案。为了实现这一目标，赛灵思拥有
用他们的FZP设计技术，它取代conven-
tional检测放大器的方法实现产品
术语（由于已使用PLD中的技术
两极时代）的纯CMOS门电路级联链。
这导致了低功耗和高的组合
速度在以前是无法实现的，在PLD
舞台上。对于5V操作， Xilinx提供了XCR22V10了
提供在一个5V实施高速和低功耗。
该XCR22LV10使用熟悉的和/或逻辑阵列
结构，它允许直接执行的
加总产品的方程。此装置有一个可编程
均衡器和阵列驱动固定或阵列。在OR总和
产品供给一个"Output宏Cell" （OMC ），其可
单独配置为一个专用的输入，一个组合
torial输出，或者与内部反馈一个注册的输出。
功能说明
该XCR22LV10实现逻辑功能
加总产品中的programmable-表情
和/固定或逻辑阵列。用户定义的函数是cre-
通过编程的输入信号的连接成ated
的阵列。用户可配置的输出结构形式
I / O宏单元进一步提高逻辑的灵活性（图
1).
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1
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CLK/I0
1
0
0
1
9
3
4
7
8
11 12
15 16
19 20
23 24
27 28
31 32
35 36
39 40
43
AR
1
1
0
0
0
1
0
1
24
V
CC
DAR
SP
Q
Q
23
F9
0
1
10
DAR
Q
Q
1
1
0
0
0
1
0
1
22
F8
20
I1
2
21
SP
0
1
1
1
0
0
0
1
0
1
DAR
33
I2
3
34
SP
Q
Q
21
F7
0
1
1
1
0
0
0
1
0
1
DAR
SP
Q
Q
20
F6
48
I3
4
49
DAR
SP
Q
Q
1
1
0
0
0
1
0
1
0
1
19
F5
65
I4
5
66
可编程连接。
DAR
SP
Q
Q
0
1
1
1
0
0
0
1
0
1
18
F4
82
I5
6
83
DAR
SP
Q
Q
0
1
1
1
0
0
0
1
0
1
17
F3
97
I6
7
98
DAR
Q
Q
0
1
1
1
0
0
0
1
0
1
16
F2
110
I7
8
111
SP
0
1
1
1
0
0
0
1
0
1
DAR
121
9
122
130
SP
Q
Q
15
F1
I8
0
1
1
1
0
0
0
1
0
1
DAR
SP
Q
Q
14
F0
I9
10
131
SP
0
1
I10 11
GND 12
注意：
0
3
4
7
8
11 12
15 16
19 20
23 24
27 28
31 32
35 36
39 40
43
13
I11
SP00059
图1 ： XCR22LV10逻辑图
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2
R
XCR22LV10 ： 3V零功耗， TotalCMOS ，通用PLD
体系结构概述
该XCR22LV10架构示于图。十二
专用输入和10个I / O提供了多达22个输入和
10输出用于创建逻辑功能。在的核心
设备是一个可编程的电可擦除AND阵列
它驱动一个固定或阵列。利用这种结构，所述
XCR22LV10可以实现高达加总产品的10逻辑
表达式。
与每个十个或功能是I / O巨
rocell可独立编程的一个
四种不同的配置。可编程宏
允许每个I / O创建顺序或组合逻辑
功能与高有效或低有效极性。
44输入线：
24个输入线进行真和的补
施加到12个输入引脚的信号
20个附加线进行真和补
反馈或输入信号的来自10个I / O的值
132产品条款：
120个乘积项（布置在两组8，10 ，12，
14和16）用于形成逻辑和
十大输出使能条件（每个I / O）
一个全球同步的预设乘积项
一个全球异步清零乘积项
在每一个输入线/产品长期路口有一个
EEPROM存储器单元，它确定是否
有在该交叉点的逻辑连接。每个生产
UCT术语本质上是一个44输入端与门。乘积项
这是连接到两个真和的补码
输入信号将始终为FALSE ，因此不会影响
OR功能，它驱动。当所有的连接上
产品长期被打开，一个无所谓的状态存在，
这个词永远是TRUE。
和/或逻辑阵列
在XCR22LV10的（可编程与阵列显示
在逻辑图，
图1）
通过输入线形成
交叉乘积项。在输入线和产品
术语的用法如下：
CLK/I0
1
11
I1 – I11
可编程和阵列
(44
×
8
10
12
14
16
132)
16
14
12
10
8
RESET
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
产量
万家乐
CELL
F0
F1
F2
F3
F4
F5
F6
F7
F8
F9
SP00060A
图2 ：功能框图
可变产品期限分布
该XCR22LV10提供120项产品驱动
10或功能。这些产品的术语分布
16中的基团8，10 ，12，14的输出，并以间
形式逻辑和（见逻辑图） 。这种分布
可最佳利用设备资源。
和灰XCR22LV10到的精确要求的
设计。
宏单元架构
每个I / O宏单元，如图
科幻gure 3
由一个
D型触发器和两个信号中选择的多路复用器。 CON组
在XCR22LV10的每个宏单元的成形是阻止 -
由两个EEPROM位控制这些雷区
多路复用器。这些位决定输出极性和输出
放型（注册或未注册） 。等效电路
用于宏小区的配置中示出了
图4中。
可编程I / O宏单元
输出宏单元提供了完整的控制权
每个输出的架构。配置每个能力
独立输出允许用户定制的配置
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DS047 （ V1.1 ） 2000年2月10日
预设
R
XCR22LV10 ： 3V零功耗， TotalCMOS ，通用PLD
.
S
1
1
AR
D
CLK
SP
Q
Q
S
1
S
0
0
1
1
0
0
0
1
0
1
F
0
0
1
1
S
0
0
1
0
1
输出CON组fi guration
注册/低电平/宏单元反馈
注册/激活- HIGH /宏单元反馈
组合/低电平/引脚的反馈
组合/高电平有效/引脚的反馈
0 =未编程的熔丝
1 =编程的熔丝
SP00484
图3 ：输出宏单元逻辑图
AR
D
CLK
SP
Q
Q
S
0
= 0
S
1
= 0
F
S
0
= 0
S
1
= 1
F
一。注册/低电平
。组合/低电平
AR
D
CLK
SP
Q
Q
S
0
= 1
S
1
= 0
F
S
0
= 1
S
1
F
B 。注册/高电平有效
。组合/高电平有效
SP00376
图4 ：输出宏单元配置
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4
R
XCR22LV10 ： 3V零功耗， TotalCMOS ，通用PLD
输出类型
从或阵列的信号可以直接馈送到输出
放销（组合功能）或锁存到D型
触发器（注册功能）。 D型触发器锁存
在时钟的上升沿的数据，并且由控制
全球预置和清除方面。当同步预
设置项被满足时，该寄存器的Q输出将被设置
在高时钟输入的下一个上升沿。满足
异步清零内将设置Q低，不管
时钟状态。如果这两个条件同时满足时，
明确将覆盖预设。
可以作为一个专用的输入端，一个专用的输出，或者一个
双向I / O 。
上电复位
为了缓和系统初始化，所有的触发器会电到一
复位条件和Q输出是低的。实际输出
把XCR22LV10将取决于编程的输出
把极性。在V
CC
崛起必须是单调的。
设计安全性
该XCR22LV10提供了一个特殊的EEPROM安全位
防止未经授权的读取设计或复制
编程到器件中。安全位被设置
PLD编程，或者在编程结束
明周期或作为一个单独的步骤中，在该装置已经
编程。一旦安全位被置位，这是不可能
验证（阅读）或编程XCR22LV10 ，直到整个
设备已先被擦除与批量擦除功能。
编程/擦除周期
该XCR22LV10是100 ％可测试，可擦除/节目
秒，并保证1000编程/擦除擦除
周期。
输出极性
每个宏单元可以配置为实施积极的高
或低电平有效。可编程极性消除
需要外接逆变器。
TotalCMOS设计技术快速零
动力
赛灵思公司是第一家提供TotalCMOS SPLD ，无论是在亲
塞斯技术和设计技术。赛灵思采用
CMOS门电路的级联来实现产品的总和
代替传统的读出放大器的方法。此CMOS
门实现允许赛灵思提供SPLDs这是
高性能，低功耗，打破了款
digm是具有低功耗，你必须接受较低的perfor-
曼斯。请参阅
图5
和
表1
显示我
CC
与
我们XCR22LV10 TotalCMOS SPLD的频率。
表1：典型的我
CC
与频率的关系@ V
CC
= 3.3V, 25
°
C
频率（MHz）
1
10
20
30
40
50
60
70
80
90
100
110
120
130
Tupical我
CC
（MA ）
0.2
1.5
3.0
4.5
6.0
7.4
8.9
10.4
11.8
13.2
14.5
15.8
17.0
18.2
OUTPUT ENABLE
每个I / O宏单元的输出可以启用或解散
其相关联的可编程的控制下禁止时
输出使能乘积项。当逻辑条件
程序上的输出允许术语都满足，则
输出信号被传递到I / O引脚。否则，该
输出缓冲器驱动到高阻抗状态。
根据输出的控制使内， I / O引脚可以
函数作为专用输入端，专用的输出，或者一个bidi-
rectional I / O 。开放的每一个输出连接
能够长期将永久启用输出缓存和
产生一个专用输出。反之，如果每一个连接是
完好，能长期将永远是逻辑和FALSE
在I / O将作为一个专用的输入。
注册反馈选择
当在I / O宏单元被配置为执行一个寄存器
羊羔功能（S1 = 0） （图
4a
or
图4b ） ，
该馈
回信号到与门阵列取自Q输出。
双向I / O选择
在配置I / O宏单元来实现combi-
natorial功能（ S1 = 1 ）（图
4c
or
图4d ） ，
该馈
回信号是从I / O引脚。在这种情况下，针
5
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