【XC733636个宏单元的CMOS EPLD产品规范阳离子特点超高性能的EPLD- 5 ns的引脚对】,IC型号XC7336-7,XC7336-7 PDF资料,XC7336-7经销商,ic,电子元器件-51电子网

XC7336

36个宏单元的CMOS EPLD

产品规范阳离子

特点

超高性能的EPLD

- 5 ns的引脚对引脚速度上的所有快速输入

- 167 MHz的最大时钟频率

由100％ -populated通用在互连互连

NECT矩阵（ UIM

每个快速功能块有24个输入和包含九个

宏单元CON连接可配置用于注册或组合

逻辑。九宏单元的输出反馈到UIM和

可以同时驱动输出焊盘。

该UIM允许所有功能的100 ％连接

块和输入引脚，提供的能力，利用100％的

该设备同时消除了路由问题。

的XC7336被设计在0.8

CMOS EPROM技

术，在速度等级为5至15纳秒。该XC7336Q

也可如今，提供更低的功耗

-10 ， -12和-15 ns的速度等级。

器件的逻辑会自动CON连接gured用户的试样

使用XEPLD软件网络阳离子。该XEPLD软件

能够优化和崩溃的逻辑。该SMART-

交换机的软件/硬件功能允许实施

在UIM埋组合逻辑功能，从而

提高设备的利用率。该XEPLD软件支持

第三方原理图输入和HDL输入工具，以及

直接式，基于文本的网络LES 。使用的工作站或

PC平台的设计会自动映射到

XC7336在几分钟之内。

新的低功耗XC7336Q

100％的可路由100 ％的利用率

包括四个PAL般24V9快速功能块

36输出宏单元

- 可编程的I / O架构

- 24 mA驱动

高性能

P兼容

外围组件接口（PCI ）兼容

JEDEC标准的3.3 V或5 V的I / O操作

多重安全保护位设计保护

44针引线芯片载体和44引脚四方扁平封装

套餐

概述

该XC7336是Xilinx XC7300 EPLD FAM-的一员

随手。它包括四个PAL样24V9快速功能块

PQ44

PC44

PQ44

I / FI

FFB1

FFB2

I / FI

I / FO / FI

I / FO

MC1-1

MC1-2

和阵列

MC1-3

MC1-4

MC1-5

MC1-6

MC1-7

MC1-8

MC1-9

和阵列

MC2-9

MC2-8

MC2-7

MC2-6

MC2-5

MC2-4

MC2-3

MC2-2

MC2-1

I / FO

FO/FOE1

FFB4

UIM

FFB3

MC3-9

FO/FOE0

I / FO / FI

I / FO / FI / MR

I / FO / FI

FO/FCLK0

FO/FCLK1

和阵列

MC3-8

MC3-7

MC3-6

MC3-5

MC3-4

MC3-3

MC3-2

MC3-1

X5452

I / FO

I / FO / FI

I / FO

MC4-1

MC4-2

MC4-4

MC4-5

MC4-6

MC4-7

MC4-8

MC4-9

和阵列

MC4-3

图1. XC7336功能框图

2-23

本文档与FrameMaker的4 0 2中创建

XC7336 CMOS EPLD

快速功能块（ FFB ）

在XC7336提供了四个快捷功能块，

具有可以从单独选择24个输入

UIM卡， 12快的输入引脚，或从9宏蜂窝反馈

该功能块。在每一个可编程的与阵列

快速功能块产生45个乘积项驱动

9宏单元中的每个FFB 。每一宏单元（图2），

可以CON连接gured注册或组合逻辑。

从可编程与阵列五大产品条款

分配给每个宏单元。这四个方面的产品

进行或运算，并且可能之前有选择地反转

找到一个可编程D型佛罗里达州的ip-佛罗里达州运算的输入。该

科幻FTH乘积项驱动异步有源高

可编程复位或设置输入到宏单元IP- FL

佛罗里达州运。在佛罗里达州IP- FL运能CON组fi gured作为D型或切换

FL IP- FL运算或透明的组合输出。

可编程时钟源是两个全球为快1

CLK信号（ FCLK0或FCLK1 ），它们与分布

短延迟和最小歪斜，在整个芯片上。

I / O模块

快速功能块大电池驱动芯片的输出

直接通过三态输出缓冲器。每个输出缓冲器

可以由一个二位的专用单独控制

高有效快速的输出使能输入或永久

启用或禁用。宏蜂窝的输出也可以是

发送回作为输入到快速功能块，并

UIM卡。

上电特性/主复位

该XC7336器件经历了一个简短的内部完成初始化

在设备加电化序列。在这段时间（t

重

SET

），则输出保持三态，而该设备是

从内部EPROM阵列和所有寄存器CON连接gured

被初始化。如果MR引脚连接到V

CCINT

，了初始化

化序列是完全透明的，用户是

在T完成

RESET

经过V

CCINT

已达到4.75 V.如果

MR为低，而该设备加电时，该间

最终初始化序列开始和产出将保持

三态直到该序列是完整和MR被带到

高。 V

崛起必须是单调的，以保证了初始化

化序列正确执行。

有关更多的灵活性， MR引脚被设置的

EPLD可以加电后重新初始化。对

MR下降的边缘，所有输出变为三态和

初始化序列开始。输出将保持

三态直到内部初始化的顺序的COM

完整和MR拉高。最小MR脉冲

宽度为t

WMR

。如果MR为T之后变为高电平

WMR

但

吨前

RESET

，输出会变得吨后主动

RESET

2全球

快OE

12从快速

输入引脚

和阵列

从投入

UIM

加总的副产物

从

前

MACROCELL

9从FFB

MACROCELL

反馈

5私人

P-每个条款

MACROCELL

快

钟

0 1

I / O模块

1 9个宏单元

OE控制

D / T Q

产量

极性

S / R

I / O

针

P-期限

转让

控制

反馈

到UIM

加总产品以

随后的宏单元

反馈引脚

到UIM

透明

控制

X5218

图2.快速功能块和宏单元示意图

2-24

从上一页

MACROCELL

单品项分配

快速功能块。每个UIM卡的输入可以被编程

连接到任何的UIM输出。通过跨延迟

连接矩阵是常数。

当多个输入被编程为连接到

相同的输出，该输出产生的逻辑与

输入信号。通过选择适当的信号极性

在输入引脚，宏单元的输出和快速的功能块

与阵列的输入，这与逻辑也可以被用于实现

换货宽NAND，OR或NOR功能。这提供了一个额外

逻辑tional水平没有额外的速度损失。

D / T

产量

极性

3.3 V或5 V接口CON组fi guration

八，产品期限分配

S / R

D / T Q

的XC7336可用于在系统的两个不同的

电源电压： 3.3 V和5 V每个XC7336器件具有

单独的V

连接到内部逻辑（Ⅴ

CCINT

）和

在I / O焊盘（V

CCIO

). V

CCINT

必须始终CON组

可连接到5 V电源。 V

CCIO

可以连接到任何

3.3伏或5伏，取决于输出接口要求一

换货。

当V

CCIO

被连接至5V，输入阈值

TTL电平，从而与3.3 V和5 V逻辑兼容。

输出高电平也TTL兼容。当

CCIO

连接到3.3 V ，输入阈值仍

TTL电平，并输出拉至3.3 V.这

使得XC7336适用于直接连接至3.3 V

组件。此外，该输出结构被设计

这样，I / O也安全地接口到一个混合3.3伏

和5 V总线同步。

低功率（ Q）设备

该XC7336-10 ，-12和-15处于低功率可用

变种，指定XC7336Q 。

时序为XC7336和XC7336Q参数

设备是相同的。然而， XC7336Q特征

低得多的功耗。使用XC7336Q会

证明是有利的，任何系统的设计，其中电源

消费和新兴排放是至关重要的系统

参数。

产量

极性

X3374

图3.快速功能块产品期限分配

产品期限分配

每个宏单元加总产品或门可以EX-

通过出口产品的长期分配膨胀性为特色的

真实存在。导出功能传输产品方面的增量

四个ments从一个宏蜂窝到相邻

宏单元（图3）。复杂的逻辑功能需要高达

36产品方面可以用九个来实现

在快速功能块宏单元。当产品展示

术语被分配到相邻的宏单元，所述产品 -

任期通常专用于设置或重置功能

成为输入到宏单元寄存器。

通用互连矩阵

该UIM接收输入的宏单元输出， I / O引脚，

和专用输入引脚。作为一个不受限制的交叉

条形开关， UIM卡生成24输出信号给各

2-25

XC7336 CMOS EPLD

电源管理

在XC7336具有电源管理方案

这允许设计非速度的关键路径是

在降低功率运行。总体功耗

常降低显着，因为，在大多数系统中只有一个

一些路径是速度的关键。

宏单元可以单独特定网络版高perfor-

曼斯或低功耗操作通过增加属性的

逻辑原理图，或声明语句的行为

说明。为了使功耗降至最低，未使用的功能

灰块被关闭，并且在未使用的宏单元使用

功能块CON连接gured为低功耗运行。

工作电流为每个设计可以近似为

使用以下等式特定网络连接C工作条件：

对于非Q装置：

（毫安） = MC

（ 4.3 ） + MC

(3.5) +

MC （ 0.005毫安/ MHz的）F

对于Q设备：（ -10 ， -12 ， -15 ）：

（毫安） = MC

（2.0） + MC

(1.6) +

MC （ 0.005 NA / MHz的）F

其中：

在高性能模式下宏单元

在低功耗模式下的宏小区

使用宏单元总数

时钟频率（MHz）

设计安全性

该XC7336拥有多位保安系统控制

访问CON组fi guration编程到器件。

此安全方案采用多重EPROM位在VARI-

对EPROM阵列内的OU的位置，以便提供更高的

设计安全度比其他EPROM和fused-

基于设备。

原型设计和编程

Xilinx提供了HW- 120编程器的使用过程中

原型以及来自各大第三方支持

程序员的公司。对于产量， Xilinx和

他们的授权经销商提供的工厂编程

XC7336器件。

工厂编程的程序，请联系您当地的

赛灵思代表。

XEPLD翻译软件

设计人员可以创建，实施和验证数字逻辑

电路中使用赛灵思XEPLD软件EPLD器件。

设计可表示为原理图，包括

XEPLD库组件，如行为描述

（布尔型，高密度脂蛋白等），或作为两者技的组合

niques 。该XEPLD翻译自动优化，协作

失误，并实现了设计和写作

网络编程文件，而无需用户干预。在完井

编译过程化的XEPLD翻译

经常为设计分析和文档详细报告网络莱

心理状态。

图4显示了一个典型的功率计算为XC7336

设备编程为2个16位计数器和操作

在所指示的时钟频率。

200

ANCE

高执行

150

典型的我

（MA ）

低功耗

100

RFO

高PE

rmance

Q设备

低战俘

时钟频率（MHz）

100

X5767

图4.典型I

与频率的XC7336

2-26

这里仅仅是少数XEPLD开发系统

产品特点：

自动优化和映射

设计被自动最小化和映射到

对于最佳效率和高的设备

性能。关键的逻辑功能automatially

分配到专用资源，如高速

时钟和全局输出使能信号。这使得

用户能够专注于设计的功能，而不

关注物理实施

N对1 PAL转换实用工具

XEPLD自动结合20和24针

标准的PAL文件合并为一个顶层设计文件，

检查是否存在错误，并编译设计成一个或

更多的EPLD中。在N对1的PAL转换器是理想的

一步整合逻辑和电路板空间

减少。

完整的设计控制

用户可以选择覆盖自动

XEPLD的功能和有选择地控制任何一个或所有

设备资源。

多平台支持

XEPLD运行在IBM兼容PC机，太阳， HP700 ，

和IBM RS6000平台。

自动使用UIM资源 - 智能切换

通用互连Maticx （ UIM ）中使用赛灵思

EPLD中提供逻辑需要额外的水平没有

额外的延迟。 XEPLD自动使用

UIM卡时，可能内在逻辑能力

减少宏单元的要求和提高速度。

注意：本数据表中的信息涉及到产品开发的初始生产阶段。

这些特定网络阳离子如有更改，恕不另行通知。验证与网络连接CE的本地Xilinx销售，你有最新的

nalizing设计网络之前，数据表。

绝对最大额定值

符号

英镑

SOL

参数

电源电压相对于GND

直流输入电压相对于GND

电压施加到三态输出相对于GND

储存温度

最大焊接温度（ 10秒@ 1/16 。 = 1.5 mm）的

价值

-0.5 7.0

-0.5到V

+0.5

-0.5到V

+0.5

-65到+150

+250

单位

警告

超出上述绝对最大额定值强调可能会造成永久性损坏设备。

这些压力额定值只，设备的这些功能操作或超出所列的任何其他条件

在推荐工作条件是不是暗示。长期在绝对最大额定值条件

长时间可能会影响器件的可靠性。

推荐工作条件

符号

CCINT

CCIO

参数

电源电压相对于GND

I / O电源电压相对于GND

低电平输入电压

高电平输入电压

输出电压

输入信号转换时间

产业

军事

= 0

C至70

= -40

C至85

= -55

C至T的

= +125

民

4.75

4.50

3.0

2.00

最大

5.25

5.50

3.60

0.80

+0.5

CCIO

单位

2-27

XC7336

36个宏单元的CMOS EPLD

产品规范阳离子

特点

超高性能的EPLD

- 5 ns的引脚对引脚速度上的所有快速输入

- 167 MHz的最大时钟频率

由100％ -populated通用在互连互连

NECT矩阵（ UIM

每个快速功能块有24个输入和包含九个

宏单元CON连接可配置用于注册或组合

逻辑。九宏单元的输出反馈到UIM和

可以同时驱动输出焊盘。

该UIM允许所有功能的100 ％连接

块和输入引脚，提供的能力，利用100％的

该设备同时消除了路由问题。

的XC7336被设计在0.8

CMOS EPROM技

术，在速度等级为5至15纳秒。该XC7336Q

也可如今，提供更低的功耗

-10 ， -12和-15 ns的速度等级。

器件的逻辑会自动CON连接gured用户的试样

使用XEPLD软件网络阳离子。该XEPLD软件

能够优化和崩溃的逻辑。该SMART-

交换机的软件/硬件功能允许实施

在UIM埋组合逻辑功能，从而

提高设备的利用率。该XEPLD软件支持

第三方原理图输入和HDL输入工具，以及

直接式，基于文本的网络LES 。使用的工作站或

PC平台的设计会自动映射到

XC7336在几分钟之内。

新的低功耗XC7336Q

100％的可路由100 ％的利用率

包括四个PAL般24V9快速功能块

36输出宏单元

- 可编程的I / O架构

- 24 mA驱动

高性能

P兼容

外围组件接口（PCI ）兼容

JEDEC标准的3.3 V或5 V的I / O操作

多重安全保护位设计保护

44针引线芯片载体和44引脚四方扁平封装

套餐

概述

该XC7336是Xilinx XC7300 EPLD FAM-的一员

随手。它包括四个PAL样24V9快速功能块

PQ44

PC44

PQ44

I / FI

FFB1

FFB2

I / FI

I / FO / FI

I / FO

MC1-1

MC1-2

和阵列

MC1-3

MC1-4

MC1-5

MC1-6

MC1-7

MC1-8

MC1-9

和阵列

MC2-9

MC2-8

MC2-7

MC2-6

MC2-5

MC2-4

MC2-3

MC2-2

MC2-1

I / FO

FO/FOE1

FFB4

UIM

FFB3

MC3-9

FO/FOE0

I / FO / FI

I / FO / FI / MR

I / FO / FI

FO/FCLK0

FO/FCLK1

和阵列

MC3-8

MC3-7

MC3-6

MC3-5

MC3-4

MC3-3

MC3-2

MC3-1

X5452

I / FO

I / FO / FI

I / FO

MC4-1

MC4-2

MC4-4

MC4-5

MC4-6

MC4-7

MC4-8

MC4-9

和阵列

MC4-3

图1. XC7336功能框图

2-23

本文档与FrameMaker的4 0 2中创建

XC7336 CMOS EPLD

快速功能块（ FFB ）

在XC7336提供了四个快捷功能块，

具有可以从单独选择24个输入

UIM卡， 12快的输入引脚，或从9宏蜂窝反馈

该功能块。在每一个可编程的与阵列

快速功能块产生45个乘积项驱动

9宏单元中的每个FFB 。每一宏单元（图2），

可以CON连接gured注册或组合逻辑。

从可编程与阵列五大产品条款

分配给每个宏单元。这四个方面的产品

进行或运算，并且可能之前有选择地反转

找到一个可编程D型佛罗里达州的ip-佛罗里达州运算的输入。该

科幻FTH乘积项驱动异步有源高

可编程复位或设置输入到宏单元IP- FL

佛罗里达州运。在佛罗里达州IP- FL运能CON组fi gured作为D型或切换

FL IP- FL运算或透明的组合输出。

可编程时钟源是两个全球为快1

CLK信号（ FCLK0或FCLK1 ），它们与分布

短延迟和最小歪斜，在整个芯片上。

I / O模块

快速功能块大电池驱动芯片的输出

直接通过三态输出缓冲器。每个输出缓冲器

可以由一个二位的专用单独控制

高有效快速的输出使能输入或永久

启用或禁用。宏蜂窝的输出也可以是

发送回作为输入到快速功能块，并

UIM卡。

上电特性/主复位

该XC7336器件经历了一个简短的内部完成初始化

在设备加电化序列。在这段时间（t

重

SET

），则输出保持三态，而该设备是

从内部EPROM阵列和所有寄存器CON连接gured

被初始化。如果MR引脚连接到V

CCINT

，了初始化

化序列是完全透明的，用户是

在T完成

RESET

经过V

CCINT

已达到4.75 V.如果

MR为低，而该设备加电时，该间

最终初始化序列开始和产出将保持

三态直到该序列是完整和MR被带到

高。 V

崛起必须是单调的，以保证了初始化

化序列正确执行。

有关更多的灵活性， MR引脚被设置的

EPLD可以加电后重新初始化。对

MR下降的边缘，所有输出变为三态和

初始化序列开始。输出将保持

三态直到内部初始化的顺序的COM

完整和MR拉高。最小MR脉冲

宽度为t

WMR

。如果MR为T之后变为高电平

WMR

但

吨前

RESET

，输出会变得吨后主动

RESET

2全球

快OE

12从快速

输入引脚

和阵列

从投入

UIM

加总的副产物

从

前

MACROCELL

9从FFB

MACROCELL

反馈

5私人

P-每个条款

MACROCELL

快

钟

0 1

I / O模块

1 9个宏单元

OE控制

D / T Q

产量

极性

S / R

I / O

针

P-期限

转让

控制

反馈

到UIM

加总产品以

随后的宏单元

反馈引脚

到UIM

透明

控制

X5218

图2.快速功能块和宏单元示意图

2-24

从上一页

MACROCELL

单品项分配

快速功能块。每个UIM卡的输入可以被编程

连接到任何的UIM输出。通过跨延迟

连接矩阵是常数。

当多个输入被编程为连接到

相同的输出，该输出产生的逻辑与

输入信号。通过选择适当的信号极性

在输入引脚，宏单元的输出和快速的功能块

与阵列的输入，这与逻辑也可以被用于实现

换货宽NAND，OR或NOR功能。这提供了一个额外

逻辑tional水平没有额外的速度损失。

D / T

产量

极性

3.3 V或5 V接口CON组fi guration

八，产品期限分配

S / R

D / T Q

的XC7336可用于在系统的两个不同的

电源电压： 3.3 V和5 V每个XC7336器件具有

单独的V

连接到内部逻辑（Ⅴ

CCINT

）和

在I / O焊盘（V

CCIO

). V

CCINT

必须始终CON组

可连接到5 V电源。 V

CCIO

可以连接到任何

3.3伏或5伏，取决于输出接口要求一

换货。

当V

CCIO

被连接至5V，输入阈值

TTL电平，从而与3.3 V和5 V逻辑兼容。

输出高电平也TTL兼容。当

CCIO

连接到3.3 V ，输入阈值仍

TTL电平，并输出拉至3.3 V.这

使得XC7336适用于直接连接至3.3 V

组件。此外，该输出结构被设计

这样，I / O也安全地接口到一个混合3.3伏

和5 V总线同步。

低功率（ Q）设备

该XC7336-10 ，-12和-15处于低功率可用

变种，指定XC7336Q 。

时序为XC7336和XC7336Q参数

设备是相同的。然而， XC7336Q特征

低得多的功耗。使用XC7336Q会

证明是有利的，任何系统的设计，其中电源

消费和新兴排放是至关重要的系统

参数。

产量

极性

X3374

图3.快速功能块产品期限分配

产品期限分配

每个宏单元加总产品或门可以EX-

通过出口产品的长期分配膨胀性为特色的

真实存在。导出功能传输产品方面的增量

四个ments从一个宏蜂窝到相邻

宏单元（图3）。复杂的逻辑功能需要高达

36产品方面可以用九个来实现

在快速功能块宏单元。当产品展示

术语被分配到相邻的宏单元，所述产品 -

任期通常专用于设置或重置功能

成为输入到宏单元寄存器。

通用互连矩阵

该UIM接收输入的宏单元输出， I / O引脚，

和专用输入引脚。作为一个不受限制的交叉

条形开关， UIM卡生成24输出信号给各

2-25

XC7336 CMOS EPLD

电源管理

在XC7336具有电源管理方案

这允许设计非速度的关键路径是

在降低功率运行。总体功耗

常降低显着，因为，在大多数系统中只有一个

一些路径是速度的关键。

宏单元可以单独特定网络版高perfor-

曼斯或低功耗操作通过增加属性的

逻辑原理图，或声明语句的行为

说明。为了使功耗降至最低，未使用的功能

灰块被关闭，并且在未使用的宏单元使用

功能块CON连接gured为低功耗运行。

工作电流为每个设计可以近似为

使用以下等式特定网络连接C工作条件：

对于非Q装置：

（毫安） = MC

（ 4.3 ） + MC

(3.5) +

MC （ 0.005毫安/ MHz的）F

对于Q设备：（ -10 ， -12 ， -15 ）：

（毫安） = MC

（2.0） + MC

(1.6) +

MC （ 0.005 NA / MHz的）F

其中：

在高性能模式下宏单元

在低功耗模式下的宏小区

使用宏单元总数

时钟频率（MHz）

设计安全性

该XC7336拥有多位保安系统控制

访问CON组fi guration编程到器件。

此安全方案采用多重EPROM位在VARI-

对EPROM阵列内的OU的位置，以便提供更高的

设计安全度比其他EPROM和fused-

基于设备。

原型设计和编程

Xilinx提供了HW- 120编程器的使用过程中

原型以及来自各大第三方支持

程序员的公司。对于产量， Xilinx和

他们的授权经销商提供的工厂编程

XC7336器件。

工厂编程的程序，请联系您当地的

赛灵思代表。

XEPLD翻译软件

设计人员可以创建，实施和验证数字逻辑

电路中使用赛灵思XEPLD软件EPLD器件。

设计可表示为原理图，包括

XEPLD库组件，如行为描述

（布尔型，高密度脂蛋白等），或作为两者技的组合

niques 。该XEPLD翻译自动优化，协作

失误，并实现了设计和写作

网络编程文件，而无需用户干预。在完井

编译过程化的XEPLD翻译

经常为设计分析和文档详细报告网络莱

心理状态。

图4显示了一个典型的功率计算为XC7336

设备编程为2个16位计数器和操作

在所指示的时钟频率。

200

ANCE

高执行

150

典型的我

（MA ）

低功耗

100

RFO

高PE

rmance

Q设备

低战俘

时钟频率（MHz）

100

X5767

图4.典型I

与频率的XC7336

2-26

这里仅仅是少数XEPLD开发系统

产品特点：

自动优化和映射

设计被自动最小化和映射到

对于最佳效率和高的设备

性能。关键的逻辑功能automatially

分配到专用资源，如高速

时钟和全局输出使能信号。这使得

用户能够专注于设计的功能，而不

关注物理实施

N对1 PAL转换实用工具

XEPLD自动结合20和24针

标准的PAL文件合并为一个顶层设计文件，

检查是否存在错误，并编译设计成一个或

更多的EPLD中。在N对1的PAL转换器是理想的

一步整合逻辑和电路板空间

减少。

完整的设计控制

用户可以选择覆盖自动

XEPLD的功能和有选择地控制任何一个或所有

设备资源。

多平台支持

XEPLD运行在IBM兼容PC机，太阳， HP700 ，

和IBM RS6000平台。

自动使用UIM资源 - 智能切换

通用互连Maticx （ UIM ）中使用赛灵思

EPLD中提供逻辑需要额外的水平没有

额外的延迟。 XEPLD自动使用

UIM卡时，可能内在逻辑能力

减少宏单元的要求和提高速度。

注意：本数据表中的信息涉及到产品开发的初始生产阶段。

这些特定网络阳离子如有更改，恕不另行通知。验证与网络连接CE的本地Xilinx销售，你有最新的

nalizing设计网络之前，数据表。

绝对最大额定值

符号

英镑

SOL

参数

电源电压相对于GND

直流输入电压相对于GND

电压施加到三态输出相对于GND

储存温度

最大焊接温度（ 10秒@ 1/16 。 = 1.5 mm）的

价值

-0.5 7.0

-0.5到V

+0.5

-0.5到V

+0.5

-65到+150

+250

单位

警告

超出上述绝对最大额定值强调可能会造成永久性损坏设备。

这些压力额定值只，设备的这些功能操作或超出所列的任何其他条件

在推荐工作条件是不是暗示。长期在绝对最大额定值条件

长时间可能会影响器件的可靠性。

推荐工作条件

符号

CCINT

CCIO

参数

电源电压相对于GND

I / O电源电压相对于GND

低电平输入电压

高电平输入电压

输出电压

输入信号转换时间

产业

军事

= 0

C至70

= -40

C至85

= -55

C至T的

= +125

民

4.75

4.50

3.0

2.00

最大

5.25

5.50

3.60

0.80

+0.5

CCIO

单位

2-27