XC7300 CMOS EPLD系列
产品说明
特点
高性能擦除可编程逻辑
器件（ EPLD中）
- 5 / 7.5 ns的引脚对引脚速度上的所有快速输入
- 高达167 MHz的最大时钟频率
先进的双座建筑
- 快速功能块
- 高密度功能块
（ XC7354 ， XC7372 ， XC73108 ， XC73144 ）
100％的互连矩阵
高速运算进网络
- 1纳秒波进位每位延误
- 43 61 MHz的18位累加器
多个独立时钟
每个输入可编程为直接，闭锁，或
注册
高驱动器24 mA的输出
在3.3 V或5 V的I / O操作
符合JEDEC标准（ 8-1A ）为3.3 V
±
0.3 V
电源管理选项
多重安全保护位设计保护
支持工业标准的设计和验证
工具
100 ％兼容PCI
描述
在XC7300系列采用了独特的双块architec-
TURE ，它通过快速功能提供高速操作
灰块和/或通过高密度，高密度的能力
功能块。
快速功能块（ FFB中）提供快速，引脚到引脚
速度和逻辑吞吐量关键解码和超
快速状态机的应用。高密度函数
块（FB ）提供最大的逻辑密度和系统 -
级别功能，以实现复杂的功能与预
对于加法器和累加器预测的时序，功能全
tions和状态机需要大量的
乘积项，和其它形式的复杂的逻辑。
此外， XC7300架构采用Univer-
SAL互连矩阵（ UIM ），这保证了100 ％
互连的所有内部功能。这种互连
方案提供恒定的，短的互连延迟
通过UIM所有的路由路径。恒互联
延迟简化设备的定时和保证设计perfor-
曼斯，无论在芯片内部逻辑布局的。
所有XC7300器件设计0.8
CMOS EPROM
技术。
所有XC7300 EPLD中包括可编程电源管理
换货功能，以指定的高性能和低功耗
操作上个人宏单元逐宏单元的基础。
未使用的宏单元会自动关闭，以迷你
在XC7300系列
XC7318
典型的等效22V10
宏单元数
功能块的数量
触发器数量
快速输入数
信号引脚数
1.5 – 2
18
2
18
12
38
XC7336
3–4
36
4
36
12
38
XC7354
6
54
6
108
12
58
XC7372
8
72
8
126
12
84
XC73108
12
108
12
198
12
120
XC73144
16
144
16
276
12
156
2-1
本文档与FrameMaker的4 0 2中创建
XC7300系列EPLD
输入
产量
FFB
FFB
产量
FB
UIM
FB
I / O
块
I / O
块
FB
FB
X3204
图1. XC7300器件框图
迈兹功耗。设计人员可以操作速度criti-
校准路径在最高性能的同时，非关键
路径损耗的功率更低。
Xilinx开发软件支持XC7300 EPLD
使用第三方原理图输入工具的设计，高密度脂蛋白的COM
编制者，或者直接基于方程的文字连接LES 。使用PC或
工作站和这些设计输入方法中的一种，
设计被自动映射到一个XC7300在EPLD
几分钟之内。
在XC7300器件采用塑料和陶瓷提供
含铅芯片载体，针栅阵列（PGA），球栅阵列
（ BGA ） ，和四FL在封装（QFP ）封装。包
选项包括陶瓷窗设计原型
类型和一次性可编程塑料版本
具有成本效益的生产量。
每个快速功能块。每个宏单元可以CON连接G-
置的注册或组合逻辑。参见图2 。
从可编程与阵列五大产品条款
分配给每个宏单元。这四个方面的产品
进行或运算，并且可能之前有选择地反转
找到一个可编程D型佛罗里达州的ip-佛罗里达州运算的输入。该
科幻FTH乘积项驱动异步有源高亲
可编程复位或设置输入到宏单元FL IP- FL操作。
在佛罗里达州IP- FL运能CON组fi gured作为D型或切换IP- FL
FL运算，或透明的组合输出。
有两个快捷功能块宏单元的差异时，
比较XC7336 FFB的XC7354 ， XC7372和
XC73108的FFB 。
在XC7336 ，网络已经从可编程产品条款
与门阵列被分配给每个宏单元。这四个
产物的术语逻辑或运算，并且可以是任选
找到一个可编程D型的输入之前倒
FL IP- FL操作。该网络FTH产品长期驱动异步
活跃的高可编程设置或复位输入到宏观
细胞FL IP- FL操作。在佛罗里达州IP- FL运能CON组fi gured作为D型或
切换FL IP- FL运算，或透明的组合输出。
参见图2 。
在XC7354 ， XC7372和XC73108 ，网络已经乘积项
从可编程AND阵列被分配给每个
宏单元。这四个产品方面进行逻辑或运算，
反转并驱动一个可编程D型的输入佛罗里达州的ip-
佛罗里达州运。该网络FTH产品长期驱动异步活跃
高可编程设置输入到宏蜂窝FL IP- FL操作。该
FL IP- FL运能CON组fi gured作为D- FL型IP- FL运算或透明
耳鼻喉科的组合输出。参见图3 。
架构
在XC7300架构由多个可编的
通过UIM互连BLE功能块，如图
图1.双座架构包含两种类型的
功能块：快速功能块和高密度
功能块。这两种类型的功能块和I / O的
块，通过UIM卡互连。
快速功能块
快速功能块有24个输入端，可indi-
从机卡分离， 12快速输入引脚，或vidually选择
9宏单元反馈的快速功能块。
在每一个快速功能块的可编程与阵列
产生45项产品带动九宏单元中
2-2
2全球
快OE
12从快速
输入引脚
2
和阵列
12
24
从投入
UIM
3
加总的副产物
从
前
MACROCELL
9从FFB
MACROCELL
反馈
5
9
5私人
P-每个条款
MACROCELL
快
钟
0 1
1 9个宏单元
OE控制
0
1
I
OL
= 24毫安
D / T Q
产量
极性
S / R
输入垫
注册/锁存
（可选）
（ XC73144只）
I / O引脚
P-期限
转让
控制
反馈
到UIM
加总产品以
随后的宏单元
反馈引脚
到UIM
注册
透明
控制
X5725
图2.快速功能块和宏单元示意图为XC7318 ， XC7336和XC73144
2全球
快OE
12从快速
输入引脚
2
和阵列
12
24
从投入
UIM
3
加总的副产物
从
前
MACROCELL
9从FFB
MACROCELL
反馈
5
9
5私人
P-每个条款
MACROCELL
快
钟
0 1
1 9个宏单元
OE控制
I
OL
= 24毫安
0
1
D
S
Q
针
P-期限
转让
控制
反馈
到UIM
加总产品以
随后的宏单元
反馈引脚
到UIM
注册
透明
控制
输入垫
注册/锁存
（可选）
（ XC7354只）
（ XC7354只）
X5761
图3.快速功能块和宏单元示意图为XC7354 ， XC7372和XC73108
2-3
XC7300系列EPLD
可编程时钟源是两个全球为快1
时钟信号（ FCLK0或FCLK1 ），它们与分布
短延迟和最小歪斜，在整个芯片上。
快速功能块大电池驱动芯片的输出
直接通过三态输出缓冲器。每个输出缓冲器
可以由一个二位的专用单独控制
快速输出使能输入或永久启用或解散
体健。宏蜂窝的输出也可以被路由回为
输入到快速功能块和UIM卡。
每个快速功能块的输出能够下沉
当24毫安V
CCIO
= 5伏。这包括所有的输出上
的XC7318和XC7336器件和所有快速输出
（FOS ）的XC7354 ， XC7372 ， XC73108和XC73144
设备。
不像其他的I / O ，快速功能块输入不
有一个输入寄存器中。
产品期限分配
每个宏单元求和的副产物或门可扩展
使用快速功能块乘积项分配
方案。产品长期分配传输产品方面
在四个产品方面，从一个宏蜂窝增量
相邻宏单元（图4）。复杂的逻辑功能
需要高达36产品方面令可以被实现
在使用快速功能块全部九个宏单元。
当产物的术语被分配到相邻的宏单元，
产品期限通常专用于设置或重置
功能变为输入到宏蜂窝寄存器。
.
从上一页
MACROCELL
全球
钟
单产品展示
长期分配
高密度的功能块
在XC7354 ， XC7372 ， XC73108和XC73144设备
包含多个链接，高密度功能块
虽然UIM 。每个功能块包含九个巨
rocells 。每个宏单元可以CON组fi gured对于任何一个寄存器
羊羔或组合逻辑。的详细框图
在高密度的FB示于图5 。
每个FB的接收信号21 ，并从它们的补
UIM卡，并从快速输入一个额外的三个输入
（ FI ）引脚。
共用和私人产品条款
每个宏单元包含网络已经私人产品而言的
可以用作输入信息的主要为组合功能
系统蒸发散在算术逻辑单元（ ALU ）执行，或者
作为单独的复位，设置，输出使能和时钟逻辑
功能的IP- FL佛罗里达州运。每个功能块还亲
国际志愿组织一个额外的12共享产品而言，这是
可用于任何九个未提交的乘积项
在功能块宏单元。
四私人产品方面可与多达进行或运算
到四个共享乘积项来驱动D1的输入到
ALU 。在D2输入由网络FTH私人的或驱动
的剩余的共享的乘积项和多达8个
产品条款。共享乘积项添加没有逻辑
延迟，并且每个共享乘积项可以被连接到
一个或所有九个宏单元的功能块。
算术逻辑单元
在问题高每个宏单元的功能的通用性
密度功能块是通过额外的增强
选通和控制功能在ALU中可用。一
的XC7300 ALU的详细框图所示
图6 。
ALU有两个可编程的模式;
逻辑
和
arith-
metic 。
在逻辑模式， ALU的功能作为一个2输入
用一个4位的查找表，可以是函数发生器
编程以生成其D1的任何布尔函数
和D2的输入端，如图中的表1。
可以将函数发生器及其投入，扩大
OR函数为最大17输入。它可以和
其中，这是指一个求和-的制品，可以是
用于掩蔽其它。它也可以通过异或它们，切换
在佛罗里达州IP- FL运算或比较两个和产品。
任一个或两者的积求和的输入到ALU
可以反转，和任一个或两者可以被忽略。
D / T
4
产量
极性
MC
N
Q
八，产品展示
长期分配
4
产量
极性
MC
N+1
S / R
D / T Q
X5220
图4.快速功能块乘积项分配
2-4
和阵列
21
输入
从
UIM
3
从
快
输入
引脚
（ FI）
12可共享
P-每个条款
功能块
8
4
5私人
P-每个条款
MACROCELL
算术送修从
以前的宏单元
反馈
启用
改写
1 9个宏单元
时钟
OE *
SET
RESET
快
钟
0 1
5
全球
快OE
I / O
（见图7）
OE控制
C
in
D1
MUX
D2
C
OUT
F
R 5
Q
输入垫
注册/锁存
（可选）
注册
Trasparent
控制
反馈
极性
针
ALU
时钟
SELECT
到8更多
宏单元
按住Shift键在
从以前的MC
当地
反馈
移出
到下一个MC
* OE被强制为高时，不使用P-期限
反馈给UIM
输入UIM
算术
进位到下一个
MACROCELL
X5485
图5.高密度功能块和宏单元示意图
表1.函数发生器逻辑运算
功能
D1:+: D2
D1 * D2
D1 + D2
D1
D1
D1 * D2
D1 + D2
D1:+: D2
D1 * D2
D1 + D2
D2
D2
D1 * D2
D1 + D2
因此， ALU可以实现一个附加的层
没有任何速度损失逻辑。
在算术模式外，ALU块可以被编程为
生成D1的算术和或差和
D2输入。再加上从下的进位输入
下宏蜂窝， ALU的操作为1位全加器
产生一个进位输出到下一个更高的宏单元。
相邻的宏单元之间的进位链传播
并且还跨越功能之间的边界
块。这种专用的进位链，克服了inher-
传统的EPLD耳鼻喉速度和密度问题
试图执行算术函数时的建筑。
先行进位
每个功能块提供了一个先行进位发生器
器能够预测进在所有9的巨
rocells 。在超前进位发生器降低
宽算术功能，如脉动进位延迟
加，减，并且幅度比较，该网络的第一个
9位，再加上要求很高的的先行进位延迟
顺序功能块。
宏单元触发器
该ALU模块输出驱动一个可编程的输入
D- FL型IP- FL操作。在佛罗里达州的ip-佛罗里达州运由上升沿触发
时钟输入的，但它可以CON组fi gured透明，
算术逻辑单元（ ALU ）
0
1
进位输出
D1
萨姆 - OF-
制品
D2
萨姆 - OF-
制品
D1
功能
发电机
D2
以宏
倒装佛罗里达州运
算术
进行控制
进位输入
X3206
图6. ALU示意图
2-5
XC7300 CMOS EPLD系列
产品说明
特点
高性能擦除可编程逻辑
器件（ EPLD中）
- 5 / 7.5 ns的引脚对引脚速度上的所有快速输入
- 高达167 MHz的最大时钟频率
先进的双座建筑
- 快速功能块
- 高密度功能块
（ XC7354 ， XC7372 ， XC73108 ， XC73144 ）
100％的互连矩阵
高速运算进网络
- 1纳秒波进位每位延误
- 43 61 MHz的18位累加器
多个独立时钟
每个输入可编程为直接，闭锁，或
注册
高驱动器24 mA的输出
在3.3 V或5 V的I / O操作
符合JEDEC标准（ 8-1A ）为3.3 V
±
0.3 V
电源管理选项
多重安全保护位设计保护
支持工业标准的设计和验证
工具
100 ％兼容PCI
描述
在XC7300系列采用了独特的双块architec-
TURE ，它通过快速功能提供高速操作
灰块和/或通过高密度，高密度的能力
功能块。
快速功能块（ FFB中）提供快速，引脚到引脚
速度和逻辑吞吐量关键解码和超
快速状态机的应用。高密度函数
块（FB ）提供最大的逻辑密度和系统 -
级别功能，以实现复杂的功能与预
对于加法器和累加器预测的时序，功能全
tions和状态机需要大量的
乘积项，和其它形式的复杂的逻辑。
此外， XC7300架构采用Univer-
SAL互连矩阵（ UIM ），这保证了100 ％
互连的所有内部功能。这种互连
方案提供恒定的，短的互连延迟
通过UIM所有的路由路径。恒互联
延迟简化设备的定时和保证设计perfor-
曼斯，无论在芯片内部逻辑布局的。
所有XC7300器件设计0.8
CMOS EPROM
技术。
所有XC7300 EPLD中包括可编程电源管理
换货功能，以指定的高性能和低功耗
操作上个人宏单元逐宏单元的基础。
未使用的宏单元会自动关闭，以迷你
在XC7300系列
XC7318
典型的等效22V10
宏单元数
功能块的数量
触发器数量
快速输入数
信号引脚数
1.5 – 2
18
2
18
12
38
XC7336
3–4
36
4
36
12
38
XC7354
6
54
6
108
12
58
XC7372
8
72
8
126
12
84
XC73108
12
108
12
198
12
120
XC73144
16
144
16
276
12
156
2-1
本文档与FrameMaker的4 0 2中创建
XC7300系列EPLD
输入
产量
FFB
FFB
产量
FB
UIM
FB
I / O
块
I / O
块
FB
FB
X3204
图1. XC7300器件框图
迈兹功耗。设计人员可以操作速度criti-
校准路径在最高性能的同时，非关键
路径损耗的功率更低。
Xilinx开发软件支持XC7300 EPLD
使用第三方原理图输入工具的设计，高密度脂蛋白的COM
编制者，或者直接基于方程的文字连接LES 。使用PC或
工作站和这些设计输入方法中的一种，
设计被自动映射到一个XC7300在EPLD
几分钟之内。
在XC7300器件采用塑料和陶瓷提供
含铅芯片载体，针栅阵列（PGA），球栅阵列
（ BGA ） ，和四FL在封装（QFP ）封装。包
选项包括陶瓷窗设计原型
类型和一次性可编程塑料版本
具有成本效益的生产量。
每个快速功能块。每个宏单元可以CON连接G-
置的注册或组合逻辑。参见图2 。
从可编程与阵列五大产品条款
分配给每个宏单元。这四个方面的产品
进行或运算，并且可能之前有选择地反转
找到一个可编程D型佛罗里达州的ip-佛罗里达州运算的输入。该
科幻FTH乘积项驱动异步有源高亲
可编程复位或设置输入到宏单元FL IP- FL操作。
在佛罗里达州IP- FL运能CON组fi gured作为D型或切换IP- FL
FL运算，或透明的组合输出。
有两个快捷功能块宏单元的差异时，
比较XC7336 FFB的XC7354 ， XC7372和
XC73108的FFB 。
在XC7336 ，网络已经从可编程产品条款
与门阵列被分配给每个宏单元。这四个
产物的术语逻辑或运算，并且可以是任选
找到一个可编程D型的输入之前倒
FL IP- FL操作。该网络FTH产品长期驱动异步
活跃的高可编程设置或复位输入到宏观
细胞FL IP- FL操作。在佛罗里达州IP- FL运能CON组fi gured作为D型或
切换FL IP- FL运算，或透明的组合输出。
参见图2 。
在XC7354 ， XC7372和XC73108 ，网络已经乘积项
从可编程AND阵列被分配给每个
宏单元。这四个产品方面进行逻辑或运算，
反转并驱动一个可编程D型的输入佛罗里达州的ip-
佛罗里达州运。该网络FTH产品长期驱动异步活跃
高可编程设置输入到宏蜂窝FL IP- FL操作。该
FL IP- FL运能CON组fi gured作为D- FL型IP- FL运算或透明
耳鼻喉科的组合输出。参见图3 。
架构
在XC7300架构由多个可编的
通过UIM互连BLE功能块，如图
图1.双座架构包含两种类型的
功能块：快速功能块和高密度
功能块。这两种类型的功能块和I / O的
块，通过UIM卡互连。
快速功能块
快速功能块有24个输入端，可indi-
从机卡分离， 12快速输入引脚，或vidually选择
9宏单元反馈的快速功能块。
在每一个快速功能块的可编程与阵列
产生45项产品带动九宏单元中
2-2
2全球
快OE
12从快速
输入引脚
2
和阵列
12
24
从投入
UIM
3
加总的副产物
从
前
MACROCELL
9从FFB
MACROCELL
反馈
5
9
5私人
P-每个条款
MACROCELL
快
钟
0 1
1 9个宏单元
OE控制
0
1
I
OL
= 24毫安
D / T Q
产量
极性
S / R
输入垫
注册/锁存
（可选）
（ XC73144只）
I / O引脚
P-期限
转让
控制
反馈
到UIM
加总产品以
随后的宏单元
反馈引脚
到UIM
注册
透明
控制
X5725
图2.快速功能块和宏单元示意图为XC7318 ， XC7336和XC73144
2全球
快OE
12从快速
输入引脚
2
和阵列
12
24
从投入
UIM
3
加总的副产物
从
前
MACROCELL
9从FFB
MACROCELL
反馈
5
9
5私人
P-每个条款
MACROCELL
快
钟
0 1
1 9个宏单元
OE控制
I
OL
= 24毫安
0
1
D
S
Q
针
P-期限
转让
控制
反馈
到UIM
加总产品以
随后的宏单元
反馈引脚
到UIM
注册
透明
控制
输入垫
注册/锁存
（可选）
（ XC7354只）
（ XC7354只）
X5761
图3.快速功能块和宏单元示意图为XC7354 ， XC7372和XC73108
2-3
XC7300系列EPLD
可编程时钟源是两个全球为快1
时钟信号（ FCLK0或FCLK1 ），它们与分布
短延迟和最小歪斜，在整个芯片上。
快速功能块大电池驱动芯片的输出
直接通过三态输出缓冲器。每个输出缓冲器
可以由一个二位的专用单独控制
快速输出使能输入或永久启用或解散
体健。宏蜂窝的输出也可以被路由回为
输入到快速功能块和UIM卡。
每个快速功能块的输出能够下沉
当24毫安V
CCIO
= 5伏。这包括所有的输出上
的XC7318和XC7336器件和所有快速输出
（FOS ）的XC7354 ， XC7372 ， XC73108和XC73144
设备。
不像其他的I / O ，快速功能块输入不
有一个输入寄存器中。
产品期限分配
每个宏单元求和的副产物或门可扩展
使用快速功能块乘积项分配
方案。产品长期分配传输产品方面
在四个产品方面，从一个宏蜂窝增量
相邻宏单元（图4）。复杂的逻辑功能
需要高达36产品方面令可以被实现
在使用快速功能块全部九个宏单元。
当产物的术语被分配到相邻的宏单元，
产品期限通常专用于设置或重置
功能变为输入到宏蜂窝寄存器。
.
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MACROCELL
全球
钟
单产品展示
长期分配
高密度的功能块
在XC7354 ， XC7372 ， XC73108和XC73144设备
包含多个链接，高密度功能块
虽然UIM 。每个功能块包含九个巨
rocells 。每个宏单元可以CON组fi gured对于任何一个寄存器
羊羔或组合逻辑。的详细框图
在高密度的FB示于图5 。
每个FB的接收信号21 ，并从它们的补
UIM卡，并从快速输入一个额外的三个输入
（ FI ）引脚。
共用和私人产品条款
每个宏单元包含网络已经私人产品而言的
可以用作输入信息的主要为组合功能
系统蒸发散在算术逻辑单元（ ALU ）执行，或者
作为单独的复位，设置，输出使能和时钟逻辑
功能的IP- FL佛罗里达州运。每个功能块还亲
国际志愿组织一个额外的12共享产品而言，这是
可用于任何九个未提交的乘积项
在功能块宏单元。
四私人产品方面可与多达进行或运算
到四个共享乘积项来驱动D1的输入到
ALU 。在D2输入由网络FTH私人的或驱动
的剩余的共享的乘积项和多达8个
产品条款。共享乘积项添加没有逻辑
延迟，并且每个共享乘积项可以被连接到
一个或所有九个宏单元的功能块。
算术逻辑单元
在问题高每个宏单元的功能的通用性
密度功能块是通过额外的增强
选通和控制功能在ALU中可用。一
的XC7300 ALU的详细框图所示
图6 。
ALU有两个可编程的模式;
逻辑
和
arith-
metic 。
在逻辑模式， ALU的功能作为一个2输入
用一个4位的查找表，可以是函数发生器
编程以生成其D1的任何布尔函数
和D2的输入端，如图中的表1。
可以将函数发生器及其投入，扩大
OR函数为最大17输入。它可以和
其中，这是指一个求和-的制品，可以是
用于掩蔽其它。它也可以通过异或它们，切换
在佛罗里达州IP- FL运算或比较两个和产品。
任一个或两者的积求和的输入到ALU
可以反转，和任一个或两者可以被忽略。
D / T
4
产量
极性
MC
N
Q
八，产品展示
长期分配
4
产量
极性
MC
N+1
S / R
D / T Q
X5220
图4.快速功能块乘积项分配
2-4
和阵列
21
输入
从
UIM
3
从
快
输入
引脚
（ FI）
12可共享
P-每个条款
功能块
8
4
5私人
P-每个条款
MACROCELL
算术送修从
以前的宏单元
反馈
启用
改写
1 9个宏单元
时钟
OE *
SET
RESET
快
钟
0 1
5
全球
快OE
I / O
（见图7）
OE控制
C
in
D1
MUX
D2
C
OUT
F
R 5
Q
输入垫
注册/锁存
（可选）
注册
Trasparent
控制
反馈
极性
针
ALU
时钟
SELECT
到8更多
宏单元
按住Shift键在
从以前的MC
当地
反馈
移出
到下一个MC
* OE被强制为高时，不使用P-期限
反馈给UIM
输入UIM
算术
进位到下一个
MACROCELL
X5485
图5.高密度功能块和宏单元示意图
表1.函数发生器逻辑运算
功能
D1:+: D2
D1 * D2
D1 + D2
D1
D1
D1 * D2
D1 + D2
D1:+: D2
D1 * D2
D1 + D2
D2
D2
D1 * D2
D1 + D2
因此， ALU可以实现一个附加的层
没有任何速度损失逻辑。
在算术模式外，ALU块可以被编程为
生成D1的算术和或差和
D2输入。再加上从下的进位输入
下宏蜂窝， ALU的操作为1位全加器
产生一个进位输出到下一个更高的宏单元。
相邻的宏单元之间的进位链传播
并且还跨越功能之间的边界
块。这种专用的进位链，克服了inher-
传统的EPLD耳鼻喉速度和密度问题
试图执行算术函数时的建筑。
先行进位
每个功能块提供了一个先行进位发生器
器能够预测进在所有9的巨
rocells 。在超前进位发生器降低
宽算术功能，如脉动进位延迟
加，减，并且幅度比较，该网络的第一个
9位，再加上要求很高的的先行进位延迟
顺序功能块。
宏单元触发器
该ALU模块输出驱动一个可编程的输入
D- FL型IP- FL操作。在佛罗里达州的ip-佛罗里达州运由上升沿触发
时钟输入的，但它可以CON组fi gured透明，
算术逻辑单元（ ALU ）
0
1
进位输出
D1
萨姆 - OF-
制品
D2
萨姆 - OF-
制品
D1
功能
发电机
D2
以宏
倒装佛罗里达州运
算术
进行控制
进位输入
X3206
图6. ALU示意图
2-5
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