【<BL Blue>RPlatform Flash在系统可编程配置PROM的产品speci】,IC型号XC5VLX110,XC5VLX110 PDF资料,XC5VLX110经销商,ic,电子元器件-51电子网

Platform Flash在系统

可编程配置

PROM的

产品speci fi cation

DS123 （ V2.9 ） 2006年5月9日

特点

在系统可编程PROM中的配置

赛灵思FPGA

低功耗先进的CMOS NOR闪存工艺

20,000编程/擦除周期耐力

工作在整个工业温度范围

（ -40℃至+ 85℃）

IEEE标准1149.1 / 1532边界扫描（ JTAG ）

支持程序设计，原型设计和测试

标准FPGA的JTAG命令启动

CON组fi guration

级联存储较长或多个比特流

专用边界扫描（ JTAG ） I / O电源

CCJ

)

I / O引脚兼容电压等级从

1.5V至3.3V

设计支持使用Xilinx ISE联盟和

基金会ISE系列软件包

XCF01S/XCF02S/XCF04S

3.3V电源电压

系列FPGA配置界面（最多33兆赫）

可在小尺寸的VO20和VOG20

包。

1.8V电源电压

串行或并行FPGA配置接口

（高达33 MHz）的

可在小尺寸VO48 ， VOG48 ， FS48 ，

和FSG48包

设计修改技术实现了存储和

访问多个设计修订的

CON组fi guration

内置的数据解压缩兼容赛灵思

先进的压缩技术

XCF08P/XCF16P/XCF32P

表1：

平台上的Flash PROM特点

设备

密度

CCINT

CCO

范围

CCJ

范围

套餐

节目

在系统

通过JTAG

串行

CONFIG 。

并行

CONFIG 。

设计

Revisioning

压缩

XCF01S

XCF02S

XCF04S

XCF08P

XCF16P

XCF32P

1兆位

2兆位

4兆位

8兆位

16兆位

32兆位

3.3V

1.8V

1.8V – 3.3V 2.5V – 3.3V

1.5V – 3.3V 2.5V – 3.3V

VO20/VOG20

VO48/VOG48

FS48/FSG48

VO48/VOG48

FS48/FSG48

VO48/VOG48

FS48/FSG48

描述

赛灵思推出平台的Flash一连串的系统

可编程配置PROM 。可在1到32

兆位（兆位）的密度，这些PROM中提供

易于使用，具有成本效益，并且可重新编程的方法

用于存储大量的Xilinx FPGA配置比特流。该

平台闪存PROM系列包括两个3.3V

XCFxxS PROM和1.8V XCFxxP PROM 。该XCFxxS

版本包括4兆位， 2 - Mb和1兆位PROM的那

支持主串行和从串行FPGA配置

模式（图

1 ，第2页）。

该XCFxxP版本包括

支持主站32兆位， 16兆位，和8兆比特PROM的

串行，从串行，主动SelectMAP和从

SelectMAP FPGA配置模式（图

2 ，第2页）。

的平台闪存PROM家人摘要

并且支持的功能显示在

表1中。

http://www.xilinx.com/legal.htm 。

PowerPC是IBM公司的商标。所有其他商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。

DS123 （ V2.9 ） 2006年5月9日

www.xilinx.com

Platform Flash在系统可编程配置PROM

CLK

OE /复位

TCK

TMS

TDI

TDO

控制

和

JTAG

接口

数据

内存

地址

数据

串行

接口

首席执行官

数据（ D0 ）

串行模式

ds123_01_30603

图1：

XCFxxS平台闪存PROM框图

CLK

EN_EXT_SEL

OE /复位

忙

OSC

解压缩器

TCK

TMS

TDI

TDO

CLKOUT

控制

和

JTAG

接口

数据

地址

内存

数据

串行

并行

接口

首席执行官

数据（ D0 ）

（串行/并行模式）

D[1:7]

（并行模式）

REV_SEL [1 ：0]的

ds123_19_122105

图2：

XCFxxP平台闪存PROM框图

当FPGA在主串模式下，它会产生一个

配置时钟驱动PROM 。具有CF的高，一

CE和OE启用后，存取时间短，数据

可在PROM的数据（ D0）销连接到

FPGA的DIN引脚。新的数据是可用很短的访问

之后的每个时钟上升沿的时间。在FPGA生成

时钟脉冲的适当数目，完成

配置。

当FPGA处于从串行模式下， PROM和

FPGA都时钟由外部时钟源，或

可选的只有XCFxxP PROM ， PROM的可

用来驱动FPGA的配置时钟。

该XCFxxP版本的平台的Flash PROM也

支持主动SelectMAP和从动SelectMAP （或

从并行） FPGA配置模式。当FPGA

在主SelectMAP模式下，FPGA生成

配置时钟驱动PROM 。当FPGA

是从SelectMAP模式，无论是外部振荡器

将生成的配置时钟驱动存储器PROM和

在FPGA ，或任选的XCFxxP PROM可用于

驱动FPGA的配置时钟。繁忙和低

CF高， CE和OE启用后，数据可在

DS123 （ V2.9 ） 2006年5月9日

在PROM的数据（D0 - D7 ）引脚。新的数据是可用

之后的每个时钟上升沿短的存取时间。该数据是

时钟到FPGA上的下一个上升沿

CCLK 。一个自由运行的振荡器可以在从使用

并行/从SelecMAP模式。

该XCFxxP版本的平台的Flash PROM的规定

额外的高级功能。内置的数据解压缩

支持利用压缩PROM的文件，并设计

修订允许多个设计修改存储在

一个PROM或存储在多个PROM中。设计

revisioning ，外部引脚或内部控制位来

选择活动的设计修改。

多平台闪存PROM设备可级联

支持在需要时较大的配置文件

针对大型FPGA器件或针对多个FPGA

菊花链方式连接在一起。当利用先进

特点为XCFxxP平台的Flash PROM ，如

设计修订，其中编程跨度级联文件

PROM器件只能用于级联链被创建

只包含XCFxxP PROM中。如果高级XCFxxP

功能没有启用，那么级联链可

包括XCFxxP和XCFxxS PROM中。

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Platform Flash在系统可编程配置PROM

该平台的Flash PROM的与所有现有的FPGA器件系列的兼容。赛灵思FPGA的参考名单，

相应的兼容平台的Flash PROM中给出了

表2中。

平台闪存PROM和他们的能力的名单

在给定的

表3 ，第4页。

表2：

Xilinx FPGA和兼容的平台的Flash

PROM的

FPGA

的Virtex - 5 LX

XC5VLX30

XC5VLX50

XC5VLX85

XC5VLX110

XC5VLX220

XC5VLX330

的Virtex- 4 LX

XC4VLX15

XC4VLX25

XC4VLX40

XC4VLX60

XC4VLX80

XC4VLX100

XC4VLX160

XC4VLX200

的Virtex- 4 FX

XC4VFX12

XC4VFX20

XC4VFX40

XC4VFX60

XC4VFX100

XC4VFX140

的Virtex- 4 SX

XC4VSX25

XC4VSX35

XC4VSX55

的Virtex - II Pro X中

XC2VPX20

XC2VPX70

的Virtex -II Pro的

XC2VP2

XC2VP4

XC2VP7

XC2VP20

XC2VP30

XC2VP40

XC2VP50

XC2VP70

XC2VP100

1,305,376

3,006,496

4,485,408

8,214,560

11,589,920

15,868,192

19,021,344

26,098,976

34,292,768

XCF02S

XCF04S

XCF08P

XCF16P

XCF32P

(2)

8,214,560

26,098,976

XCF08P

XCF32P

9,147,648

13,700,288

22,749,184

XCF16P

XCF32P

4,765,568

7,242,624

14,936,192

21,002,880

33,065,408

47,856,896

XCF08P

XCF16P

XCF32P

XCF32P+XCF16P

4,765,568

7,819,904

12,259,712

17,717,632

23,291,008

30,711,680

40,347,008

51,367,808

XCF08P

XCF16P

XCF32P

XCF32P+XCF08P

XCF32P+XCF32P

8,374,016

12,556,672

21,845,632

29,124,608

53,139,456

XCF08P

XCF16P

XCF32P

XCF32P+XCF32P

表2：

Xilinx FPGA和兼容的平台的Flash

PROM的

（续）

FPGA

的Virtex-II

(3)

XC2V40

XC2V80

XC2V250

XC2V500

XC2V1000

XC2V1500

XC2V2000

XC2V3000

XC2V4000

XC2V6000

XC2V8000

的Virtex -E

XCV50E

XCV100E

XCV200E

XCV300E

XCV400E

XCV405E

XCV600E

XCV812E

XCV1000E

XCV1600E

XCV2000E

XCV2600E

XCV3200E

VIRTEX

XCV50

XCV100

XCV150

XCV200

XCV300

XCV400

XCV600

XCV800

XCV1000

Spartan-3E

XC3S100E

XC3S250E

XC3S500E

581,344

1,352,192

2,267,136

XCF01S

XCF02S

XCF04S

559,200

781,216

1,040,096

1,335,840

1,751,808

2,546,048

3,607,968

4,715,616

6,127,744

XCF01S

XCF02S

XCF04S

XCF08P

630,048

863,840

1,442,016

1,875,648

2,693,440

3,430,400

3,961,632

6,519,648

6,587,520

8,308,992

10,159,648

12,922,336

16,283,712

XCF01S

XCF02S

XCF04S

XCF08P

XCF16P

360,096

635,296

1,697,184

2,761,888

4,082,592

5,659,296

7,492,000

10,494,368

15,659,936

21,849,504

29,063,072

XCF01S

XCF02S

XCF04S

XCF08P

XCF16P

XCF32P

CON组fi guration

流

平台上的Flash PROM

(1)

CON组fi guration

流

平台上的Flash PROM

(1)

79704832 XCF32P + XCF32P + XCF16P

DS123 （ V2.9 ） 2006年5月9日

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Platform Flash在系统可编程配置PROM

表2：

Xilinx FPGA和兼容的平台的Flash

PROM的

（续）

FPGA

XC3S1200E

XC3S1600E

Spartan-3L

XC3S1000L

XC3S1500L

XC3S5000L

Spartan-3

XC3S50

XC3S200

XC3S400

XC3S1000

XC3S1500

XC3S2000

XC3S4000

XC3S5000

的Spartan- IIE

XC2S50E

XC2S100E

XC2S150E

XC2S200E

XC2S300E

XC2S400E

XC2S600E

的Spartan- II

XC2S15

XC2S30

XC2S50

XC2S100

XC2S150

XC2S200

注意事项：

如果设计修订或其他高级功能的支持

需要时， XCFxxP可以作为一种替代

XCF01S ， XCF02S ，或XCF04S 。

假设使用的压缩。

最大可能的Virtex-II比特流大小来指定。参考

与Virtex -II用户指南关于bitgen选项的信息

影响比特流的大小。

程序设计

在系统编程

在系统可编程的PROM可编程

单独或两个以上的可以菊花链连接在一起

并通过标准的4针JTAG在系统编程

协议中所示

网络连接gure 3 。

在系统编程

提供快速，高效的设计迭代和消除

不必要的包裹处理和管座。该

编程数据序列被输送到装置

无论是采用Xilinx公司的iMPACT软件和赛灵思下载

电缆，一个第三方的JTAG开发系统，一

JTAG兼容板测试仪，或一个简单的微处理器

接口仿真JTAG指令序列。该

iMPACT软件能同时输出串行矢量格式（ SVF ）

文件与任何工具的使用接受SVF格式，包括

自动测试设备。在系统内编程，

首席执行官输出驱动为高电平。所有其他输出都在举行

高阻抗状态，或在在钳位电平举行

在系统编程。在系统编程是完全

横跨推荐的工作电压支撑并

温度范围。

CON组fi guration

流

3,832,320

5,957,760

3,223,488

5,214,784

13,271,936

439,264

1,047,616

1,699,136

3,223,488

5,214,784

7,673,024

11,316,864

13,271,936

630,048

863,840

1,134,496

1,442,016

1,875,648

2,693,440

3,961,632

197,696

336,768

559,200

781,216

1,040,096

1,335,840

平台上的Flash PROM

(1)

XCF04S

XCF08P

XCF04S

XCF08P

XCF16P

XCF01S

XCF02S

XCF04S

XCF08P

XCF16P

XCF01S

XCF02S

XCF04S

XCF01S

GND

XCF01S

XCF02S

(a)

(b)

DS026_02_082703

图3：

JTAG在系统编程操作

（一）焊接设备到PCB

（二）计划使用下载电缆

OE /复位

1/2/4兆位XCFxxS平台的Flash PROM的在系统

规划算法导致发行内部的

设备复位，导致OE / RESET脉冲低电平。

外部编程

赛灵思可重新编程的PROM ，也可以通过编程

赛灵思MULTIPRO桌面工具或第三方设备

程序员。这提供了使用的附加的灵活性

具有在系统可编程预编程的设备

选项为今后的改进和设计变更。

表3：

平台上的Flash PROM容量

平台

闪存PROM

XCF01S

XCF02S

XCF04S

CON组fi guration

位

平台

闪存PROM

CON组fi guration

位

8,388,608

16,777,216

33,554,432

1,048,576 XCF08P

2,097,152 XCF16P

4,194,304 XCF32P

DS123 （ V2.9 ） 2006年5月9日

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Platform Flash在系统可编程配置PROM

操作。对于XCFxxS PROM ，读保护

安全位被置为整个设备，并重新读

保护安全位需要擦除整个设备。为

在XCFxxP PROM的读保护安全位可设置

对于个性化的设计修改，并重新读

保护位要求删除特定的设计修改。

可靠性和耐用性

赛灵思在系统可编程产品提供

20000保证耐力水平系统

编程/擦除周期和20的最小数据保持

年。每个器件满足所有的功能，性能和

在此忍耐极限数据保存规范。

写保护

设计安全性

赛灵思在系统可编程平台闪存PROM

器件集成了先进的数据安全功能，以充分

防止未经授权的FPGA编程数据

通过JTAG读取。该XCFxxP PROM的也可以是

编程以防止意外的写入通过JTAG 。

表4

和

表5

显示可用的安全设置

在XCFxxS PROM和XCFxxP PROM ，分别。

该XCFxxP PROM设备还允许用户编写

保护（或锁定），特定的设计修改，以防止

无意擦除或编程操作。一旦设定，

写保护安全位为个性化的设计修改

必须复位（使用UNLOCK命令后面

ISC_ERASE命令）擦除或编程前

就可以执行操作。

表4：

XCFxxS设备数据安全选项

读保护

读保护安全位可以由用户来设定

防止内部编程模式被读取或

通过JTAG复制。读保护并不妨碍写

表5：

XCFxxP设计修订数据安全选项

读保护

复位（默认）

SET

读保护

复位（默认）

SET

读取/验证

抑制

节目

抑制

抹去

抑制

写保护

复位（默认）

SET

复位（默认）

SET

读取/验证

抑制

抑制方案

擦除抑制的

IEEE 1149.1边界扫描（ JTAG ）

该平台闪存PROM系列是与IEEE兼容

1149.1边界扫描标准和IEEE 1532

在系统配置标准。测试访问端口（TAP ）

并提供寄存器，支持所有必要的边界

扫描的指令，以及许多可选的

由IEEE标准规定的说明。 1149.1 。此外，该

JTAG接口用于实现在系统编程

商（ISP），以方便配置，擦除和验证

操作平台的Flash PROM设备上。

表6

第6页

列出了必需的和可选的边界扫描

在平台闪存PROM中支持的指令。参考

以IEEE标准。 1149.1规范的完整

的边界扫描体系结构的描述和所要求的

和可选说明。

注意！

该XCFxxP JTAG TAP暂停状态是不完全符合

在JTAG 1149.1规范。如果一个JTAG移位操作的暂时停顿

要求，则停止JTAG TCK时钟和维护中的JTAG TAP

JTAG移位IR或Shift -DR TAP状态。不要过渡XCFxxP JTAG TAP

通过JTAG暂停IR或暂停-DR TAP状态暂时暂停

JTAG移位操作。

指令寄存器

指令寄存器（ IR）为平台闪存PROM

的指令期间被连接到TDI和TDO之间

扫描序列。在准备的指令扫描

序，指令寄存器的并行加载了

固定指令捕捉模式。这个图案被移出

到TDO （ LSB在前），在指令移入

指令寄存器从TDI 。

XCFxxS指令寄存器（ 8位宽）

的指令寄存器（IR ）的XCFxxS PROM是8

位宽，并且在一个连接TDI和TDO之间

指令扫描序列。的详细组成

指令俘获模式中示出

表7中，第6页。

该指令捕捉模式移出XCFxxS的

装置包括红外[7：0 ] 。 IR [ 7：5]是保留位，并且设置

至逻辑0。该控制器状态字段，红外[4]，包含逻辑1，如果

该设备是目前在系统配置（ ISC ）

模式;否则，它包含逻辑0的安全字段，

IR [3]，包含逻辑1，如果该设备已经被编程

在安全选项打开的情况;否则，它包含

DS123 （ V2.9 ） 2006年5月9日

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Virtex-5系列概述

DS100 （ V5.0 ） 2009年2月6日

产品speci fi cation

概述

在的Virtex - 5系列提供在FPGA市场上最新最强大的功能。采用第二代ASMBL （高级

硅片组合模块）列式架构，Virtex -5系列包含五个不同的平台（分户），最多的选择

任何FPGA系列提供。每个平台包含的特征的不同比例，以解决各种先进的逻辑的需要

设计。除了最先进的高性能逻辑架构，Virtex - 5 FPGA还包含多种硬IP系统级模块，

其中包括功能强大的36 - Kbit的块RAM / FIFO中，第二代的25× 18的DSP切片， SelectIO技术的内置式可数字

受控阻抗的ChipSync 源同步接口模块，系统监控功能，增强时钟管理

集成DCM （数字时钟管理器）和锁相回路（ PLL ）时钟发生器和高级配置选项。

其他依赖于平台的功能包括功率优化的高速串行收发器模块的增强型串行连接，

的PCI Express兼容的集成端点模块，三态以太网MAC （媒体访问控制器）和高性能

的PowerPC 440微处理器的嵌入式模块。这些功能使先进的逻辑设计师打造的最高水平

性能和功能集成到他们的基于FPGA的系统。建立在国家的最先进的65纳米铜工艺技术， Virtex-5的

FPGA是可编程替代方案定制ASIC技术。最先进的系统设计要求的可编程实力

中的FPGA。的Virtex - 5 FPGA提供最佳的解决方案解决了高性能逻辑设计人员的需求，高性能DSP

设计师和高性能的嵌入式系统设计人员提供了前所未有的逻辑， DSP ，硬/软微处理器，并

连接能力。在Virtex - 5 LXT ， SXT ，TXT和FXT平台包括先进的高速串行连接和

链路/事务层功能。

中的Virtex - 5 FPGA特性总结

五大平台LX ， LXT ， SXT ，TXT和FXT

的Virtex - 5 LX ：高性能通用逻辑应用

的Virtex - 5 LXT ：拥有先进的系列高性能逻辑

连接

的Virtex - 5 SXT ：高性能信号处理

凭借先进的串行连接应用

的Virtex - 5 TXT ：双高性能系统

密度先进的串行连接

的Virtex - 5 FXT ：高性能嵌入式系统

先进的串行连接

先进的DSP48E逻辑片

25× 18 ， 2的补码，乘法

可选的加法器，减法器和累加器

可选流水线

可选位逻辑功能

专用级联

灵活的配置选项

SPI和并行Flash界面

多码流支持，专用备用

汽车总线宽度检测能力

在所有设备上的系统监控功能

片内/片外温度监控

片内/片外电源监控

JTAG访问所有监控量

集成端点模块的PCI Express设计

LXT ， SXT ，TXT和FXT平台

符合PCI Express基本规范1.1

X1，X4 ， X8或车道每块的支持

协同工作与RocketIO 收发器

三模10/100/1000 Mb / s的以太网MAC

LXT ， SXT ，TXT和FXT平台

RocketIO收发器可以被用作物理层，或连接到

使用多种软MII （媒体独立外部PHY

接口）选项

重新配置逻辑

跨平台兼容性

LXT ， SXT和FXT器件的占位面积兼容

采用可调式稳压器相同的包

最先进的，高性能的，最佳的利用率，

FPGA架构

实6-输入查找表（LUT）技术

双5 - LUT选项

改进减少了跳路由

64位分布式RAM选项

SRL32 /双SRL16选项

强大的时钟管理模块（CMT ）的时钟

数字时钟管理器（ DCM）的零延迟块

缓冲，频率合成器和时钟相移

PLL模块的输入抖动滤波，零延迟缓冲，

频率合成器和相位匹配时钟分频

36 - Kbit的块RAM / FIFO中

真双端口RAM模块

增强的可选可编程FIFO逻辑

可编程

真正的双端口宽度可达X36

简单双端口宽度可达X72

内置的可选的纠错电路

可选方案每块为两个独立的18 - Kbit的

块

高性能并行SelectIO技术

1.2至3.3V的I / O操作

使用的ChipSync 源同步接口

技术

数控阻抗（ DCI ）主动终止

灵活的细粒度I / O银行

高速存储接口支持

RocketIO GTP收发器100 Mb / s到3.75 Gb / s的

LXT和SXT平台

RocketIO GTX收发150 Mb / s到6.5 Gb / s的

TXT和FXT平台

的PowerPC 440微处理器

仅FXT平台

RISC架构

7级流水线

包括32 KB的指令和数据高速缓存

优化的处理器接口结构（纵横）

65纳米铜CMOS工艺技术

1.0V的核心电压

高信号完整性倒装芯片封装在标准可用

或无铅封装选项

本文2006-2009 Xilinx公司XILINX ， Xilinx标，的Virtex ，斯巴达， ISE ，并且包括其它指定品牌Xilinx公司在美国和其它商标

国家。 PowerPC是IBM公司的注册商标，并许可使用。 PCI ， PCI Express的，PCIe和PCI -X是PCI - SIG的注册商标。所有其他商标均为财产

其各自所有者所有。

DS100 （ V5.0 ） 2009年2月6日

www.xilinx.com

产品speci fi cation

Virtex-5系列概述

表1：

的Virtex - 5 FPGA系列成员

可配置逻辑块（CLB ）

设备

块RAM块

最大

（ KB的）

DSP48E

最大

ARRAY

Virtex-5

切片

(2)

分布

18 KB

(3)

36 KB

（行X列）片

(1)

RAM （ KB）

最大的RocketIO

终点

收发器

(6)

PowerPC的

总

最大

块以太网

CMTS

(4)

处理器

I / O

用户

(5)

PCI

互助

块

银行

(8)

I / O

(7)

表达

GTP

GTX

XC5VLX30

XC5VLX50

XC5VLX85

XC5VLX110

XC5VLX155

XC5VLX220

XC5VLX330

XC5VLX20T

XC5VLX30T

XC5VLX50T

XC5VLX85T

XC5VLX110T

XC5VLX155T

80 x 30

120 x 30

120 x 54

160 x 54

160 x 76

4,800

7,200

12,960

17,280

24,320

320

480

840

1,120

1,640

2,280

3,420

210

320

480

840

1,120

1,640

2,280

3,420

520

780

1,520

4,200

1,500

2,400

380

820

1,240

1,580

2,280

128

192

128

192

288

640

1,056

128

256

320

384

192

256

384

576

120

216

296

424

648

168

264

488

1,032

456

648

136

296

456

596

912

128

192

1,152

1,728

3,456

4,608

6,912

不适用

400

560

800

1,200

172

360

480

680

960

360

480

640

960

680

360

640

680

840

960

160 x 108 34,560

240 x 108 51,840

60 x 26

80 x 30

120 x 30

120 x 54

160 x 54

160 x 76

3,120

4,800

7,200

12,960

17,280

24,320

288 10,368

108

148

212

936

1,296

2,160

3,888

5,328

7,632

XC5VLX220T 160× 108 34560

XC5VLX330T 240× 108 51840

XC5VSX35T

XC5VSX50T

XC5VSX95T

XC5VSX240T

XC5VTX150T

XC5VTX240T

XC5VFX30T

XC5VFX70T

XC5VFX100T

XC5VFX130T

XC5VFX200T

80 x 34

120 x 34

160 x 46

240 x 78

200 x 58

240 x 78

80 x 38

160 x 38

160 x 56

200 x 56

240 x 68

5,440

8,160

14,720

37,440

23,200

37,440

5,120

11,200

16,000

20,480

30,720

324 11,664

132

244

3,024

4,752

8,784

516 18,576

228

8,208

324 11,664

148

228

2,448

5,328

8,208

298 10,728

456 16,416

注意事项：

1.的Virtex - 5 FPGA切片是从上一代不同的方式组织。每个Virtex - 5 FPGA Slice包含四个LUT和四个触发器（之前

这是两个LUT和两个触发器）。

2.每个DSP48E Slice包含一个25× 18乘法器，加法器和一个累加器。

3. Block RAM的基本上是36千位的大小。每个块也可以作为两个独立的18千位的块。

4.每个时钟管理模块（ CMT ）包含两个DCM和一个PLL 。

5.本表列出了每个单独设备的以太网MAC 。

6. RocketIO GTP收发器的设计运行速度为100 Mb / s到3.75 Gb / s的。的RocketIO GTX收发器的设计从150 Mb / s的运行

6.5 Gb / s的。

7，这个数字不包括RocketIO收发器。

8.包括配置Bank 0中。

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产品speci fi cation

Virtex-5系列概述

的Virtex - 5 FPGA逻辑

平均而言，一到两个速度等级的改进

Virtex-4器件

可级联32位变量移位寄存器或64位

分布式存储能力

高级路由架构，增强的对角

路由支持模块到模块的连接带

最小跳数

高达330,000个逻辑单元，包括：

高达207,360的内部结构触发器时钟使能

(XC5VLX330)

高达207360真实6-输入查找表（LUT）以

大于13万总LUT位

两路输出的双5 -LUT模式使得增强

采用

逻辑扩展多路复用器和I / O寄存器

550 MHz的集成块存储器

高达16.4 Mbits的集成块内存

36 - Kbit的块，可选的双18 - Kbit的模式

真正的双端口RAM单元

独立的端口宽度选择（ X1到X72 ）

截至X36共有每个端口实现真正的双端口操作

截至X72共有每个端口的简单的双端口操作

（一个读端口和一个写端口）

存储位加上奇偶校验/边带内存的支持

X9 ， X18 ， X36 ， X72和宽度

配置从32K x 1到512× 72

（ 8K ×4至512× 72 FIFO操作）

满和空标志，与完全可编程几乎满

和近空标志

多速率FIFO支持逻辑

550 MHz时钟技术

多达六个时钟管理（ CMTS）

每个CMT包含两个DCM和一个PLL行动

18个时钟发生器

灵活的DCM到PLL或PLL到DCM级联

精密时钟去歪斜和相移

灵活的频率综合

多种工作模式，以缓解性能的权衡

决定

改进的最大输入/输出频率

细粒度相移分辨率

输入抖动滤波

低功耗工作

宽移相范围

无标志的不确定性同步FIFO支持

可选流水线级数更高的性能

字节写入能力

专业的层级路由，形成64K ×1内存

不使用FPGA布线

集成的可选ECC的高可靠性存储

需求

特别省电设计， 18千位（及以下）

手术

550 MHz的DSP48E逻辑片

25× 18的二的补码乘法

可选流水线级数为增强性能

可选48位累加器的乘法累加

（ MACC ）操作，可选择蓄能器级联

到96位

集成加法器，用于复乘或乘加

手术

可选位逻辑操作模式

无关的C每片注册

完全可级联的DSP列，无需外部

路由资源

差分时钟树结构优化的低抖动

时钟和精确的占空比

32个全局时钟网络

区域，I / O ，以及本地除了全局时钟

钟

SelectIO技术

最多1,200个用户I / O的

从1.2V至3.3V多种I / O标准

超高性能

高达800 Mb / s的HSTL和SSTL

（在所有的单端I / O ）

高达1.25 Gb / s的LVDS （在所有差分I / O对）

ChipSync源同步

接口逻辑

作品结合的SelectIO技术

简化源同步接口

逐比特去歪斜功能内置到所有的I / O模块

（所有输入和输出变量延迟线）

专用I / O和区域时钟资源（销

和树）

内置数据串行器/解串器与逻辑

相应的时钟分频器支持所有的I / O

网络/通信接口最多

我每1.25 Gb / s的输入/输出

真正的差分端接片

在输入输出I / O的同一边捕捉

广泛的存储接口支持

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产品speci fi cation

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Virtex-5系列概述

数控阻抗（ DCI ）

主动I / O端子

可选串行或并行端接

温度和电压补偿

使得电路板布局更容易

降低电阻

终端放置在理想的位置，在信号

源或目标

系统监视器

片上温度测量（ ± 4 ° C）

片上电源测量（ ± 1 ％）

易于使用，自成一体

无需进行基本操作的设计

自动监控所有片上传感器

用户可编程报警阈值芯片

传感器

偏移和增益误差的自动校准

DNL = ± 0.9最大的LSB

0V至1V的输入范围

监视外部传感器例如，电压，温度

通用模拟输入

CON组fi guration

支持平台上的Flash ，标准的SPI Flash或

标准并行NOR Flash配置

用专用的后备支持码流

重新配置逻辑

256位AES比特流解密提供智力

财产安全，防止复制的设计

改进的比特流错误检测/校正能力

汽车总线宽度检测能力

通过ICAP端口部分重配置

预先设计的包装技术成熟

优异的信号完整性

从最小化信号感应线圈返回

最佳的信号 - 电源/接地比率

用户可访问的10位200ksps的ADC

支持多达17个外部模拟输入通道

从架构或JTAG TAP系统监视器完全访问

全面运作之前， FPGA配置和

在设备断电（通过JTAG TAP只能访问）

1.0V的核心电压

12层金属提供了最大的路由功能

可容纳硬IP浸泡

三栅极氧化层技术的成熟降低静态功耗

消费

先进的倒装芯片封装

65纳米铜CMOS工艺

降低SSO产生的噪声高达7倍

无铅和标准封装

系统模块具体到LXT ， SXT ， TXT和FXT器件

集成端点模块的PCI Express

合规

与RocketIO GTP收发器配合使用

（ LXT和SXT ）和GTX收发器（ TXT和FXT ）

提供完整的PCI Express端点功能与

最低的FPGA逻辑利用率。

符合PCI Express基本规范1.1

PCI Express端点模块和传统的PCI Express

端点模块

X8 ， X4 ， X1或车道宽度

电源管理支持

块RAM用于缓冲的

完全缓冲的发送和接收

管理接口来访问的PCI Express

配置空间和内部配置

支持全系列最大有效载荷大小

达6× 32位或3× 64位的BAR （或组合

32位和64位）

三态以太网媒体访问控制器

设计符合IEEE 802.3-2002规范

以10 ，100，和1000 Mb / s的

支持三模式自动协商

接收地址滤波器（ 5地址表项）

与RocketIO完全单片个1000Base-X解决方案

GTP收发器

支持多个外部PHY连接（ RGMII ，

GMII等），通过软逻辑和接口的SelectIO

资源

支持通过连接到外部物理层设备

使用SGMII软逻辑和RocketIO GTP收发器

接收和发送可以通过统计数据

单独的接口

单独的主机和客户端接口

对巨型帧的支持

支持VLAN

灵活的，用户可配置的主机接口

支持符合IEEE 802.3ah -2004单向模式

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DS100 （ V5.0 ） 2009年2月6日

产品speci fi cation

Virtex-5系列概述

RocketIO GTP收发器（ LXT / SXT只）

能够100 Mb / s的全双工串行收发器

3.75 Gb / s的波特率

8B / 10B ，用户自定义FPGA逻辑，或没有编码

选项

通道绑定支持

CRC生成和校验

可编程预加重或预均衡为

变送器

可编程的终止电压摆幅

可编程均衡的接收器

接收信号检测和信号指示灯的损失

使用辅助用户动态重配置

配置总线

出于对串行ATA带外（OOB ）支持（ SATA ）

电气闲置，信标，接收器检测以及PCI

Express和SATA扩频时钟支持

低于100 mW的典型功耗

内置式PRBS发生器和校验器

能够150 Mb / s的全双工串行收发器

6.5 Gb / s的波特率

8B / 10B编码和可编程变速箱

支持64B / 66B和64B / 67B编码，用户自定义

FPGA逻辑，或者没有编码选项

通道绑定支持

CRC生成和校验

可编程预加重或预均衡为

变送器

可编程的终止电压摆幅

可编程的连续时间均衡的

接收器

可编程的判决反馈均衡的

接收器

接收信号检测和信号指示灯的损失

使用辅助用户动态重配置

配置总线

OOB支持（ SATA ）

电气闲置，信标，接收器的检测，并

PCI Express的扩频时钟支持

在所有线路速率低功率运行

的PowerPC 440 RISC内核（仅FXT ）

嵌入式PowerPC 440 （ PPC440 ）核

高达550 MHz运行

超过1000 DMIPS的每个内核

七级流水线

每个周期多条指令

乱序执行

32字节， 64路组相联一级指令

缓存

32千字节， 64路组相联1级数据高速缓存

本书E标准

128位处理器局域总线（小巴）

集成分散/集中DMA控制器

专用接口，用于连接的DDR2内存

调节器

对于非整数PLB到CPU的时钟的自动同步

比

从PPC440嵌入式块直接连接

FPGA架构为基础的协处理器

128位宽流水线APU加载/存储

支持自主指令：没有流水线停顿

自定义可编程指令解码

综合交叉，增强系统性能

辅助处理器单元（ APU）接口和控制器

的RocketIO GTX收发器（ TXT / FXT只）

DS100 （ V5.0 ） 2009年2月6日

产品speci fi cation