0
R
XC5200系列
现场可编程门阵列
0
7*
1998年11月5日（版本5.2 ）
产品speci fi cation
-
在中常见的封装占位面积兼容
在XC5200系列，并与XC4000系列
- 超过150器件/封装组合，包括
先进的BGA ， TQ和VQ封装可供选择
赛灵思开发系统完全支持
- 自动布局布线软件
- 选择广泛的PC和工作站平台
- 超过100个第三方联盟接口
- 支持拆封Foundation软件
特点
低成本，寄存器/锁存丰富的，基于SRAM
可重新编程的架构
- 0.5微米三层金属CMOS工艺技术
- 256至1936个逻辑单元（ 3000至23000 “门” ）
- 价格与门阵列竞争力
系统级功能
- 超过50 MHz的系统性能
- 互连体系的6个级别
- VersaRing
I / O接口的引脚锁定
- 高速运算的专用进位逻辑
功能
- 梯级链宽输入功能
- 内置IEEE 1149.1 JTAG边界扫描测试
电路上的所有I / O引脚
- 内部三态布辛能力
- 四个专用低偏移时钟或信号分配
网
通用I / O和封装
- 创新VersaRing
I / O接口提供了高
逻辑单元的I / O率，高达244的I / O信号
- 可编程的输出压摆率控制最大化
性能和降低噪音
- 零触发器保持时间输入寄存器简化
系统定时
- 独立输出允许外部布辛
描述
在XC5200现场可编程门阵列家族
设计，以提供成本低。建立在经验
获得了与前三次成功的SRAM FPGA fami-
在于，该XC5200家族带来了强大的功能设置为亲
可编程逻辑设计。该VersaBlock
逻辑模块
在VersaRing I / O接口，以及丰富的层次间
进行连接的资源结合起来，以提高设计灵活性
并缩短产品上市时间。有关完整的支持
XC5200系列是通过熟悉的赛灵思软交付
洁具环境。在XC5200系列完全支持
流行的工作站和PC平台。流行的设计
输入法的充分支持，包括亚伯，原理图
MATIC捕捉， VHDL和Verilog HDL的合成。设计 -
ERS利用逻辑综合可以使用他们现有的工具
设计与XC5200器件。
.
7
表1 ： XC5200现场可编程门阵列家族成员
设备
逻辑单元
最大逻辑门
典型的浇口范围
VersaBlock阵列
个CLB
倒装FL OPS
I / O的
每延绳钓TBUFs
XC5202
256
3,000
2,000 - 3,000
8x8
64
256
84
10
XC5204
480
6,000
4,000 - 6,000
10 x 12
120
480
124
14
XC5206
784
10,000
6,000 - 10,000
14 x 14
196
784
148
16
XC5210
1,296
16,000
XC5215
1,936
23,000
10,000 - 16,000 15,000 - 23,000
18 x 18
324
1,296
196
20
22 x 22
484
1,936
244
24
1998年11月5日（版本5.2 ）
7-83
R
XC5200系列现场可编程门阵列
XC5200系列相比，
XC4000 /斯巴达和XC3000
系列
读者已经熟悉了XC4000 /斯巴达和
XC3000 FPGA系列，本节介绍显著
他们和XC5200家族之间的差异。除非
另有说明，比较参考既
XC4000 /斯巴达和XC3000器件。
表2 ：赛灵思现场可编程门阵列
族
参数
CLB功能
发电机
CLB输入
CLB输出
全球缓冲区
用户RAM
边解码器
级联链
快速进位逻辑
内部三态
边界扫描
摆率控制
XC5200斯巴达XC4000 XC3000
4
20
12
4
no
no
是的
是的
是的
是的
是的
3
9
4
8
是的
no
no
是的
是的
是的
是的
3
9
4
8
是的
是的
no
是的
是的
是的
是的
2
5
2
2
no
no
no
no
是的
no
是的
可配置逻辑块（ CLB ）资源
每个XC5200的CLB包含四个独立的4输入功能
灰发电机和四个寄存器，其被配置为
四个独立的逻辑单元 （LCS ） 。在每个寄存器
XC5200 LC是可选配置为边沿触发
D型触发器或作为透明电平敏感的锁存器。
该XC5200 CLB包括亲专用进位逻辑
志愿组织的快速运算进位的能力。专用进位
逻辑也可以用来级联函数发生器
实现广泛的算术函数。
XC4000系列：
XC5200器件没有宽边缘
解码器。广解码器使用级联实现
逻辑。虽然牺牲速度为某些设计中，缺乏
宽边缘解码器减小了芯片的面积，因而成本
的XC5200 。
XC4000 / Spartan系列：
XC5200专用进位逻辑
不同于XC4000 / Spartan系列，所述的
总和中的一个附加功能发生器产生的
相邻列。这种设计减少了XC5200芯片尺寸和
因此花费很多应用。但是，请注意，一个
可装载递增/递减计数器，需要相同数量的
函数发生器中的两个家庭。 XC3000没有德迪
cated随身携带。
XC4000 / Spartan系列：
XC5200查找表是opti-
而得到优化成本，因此不能执行RAM中。
路由资源
在XC5200系列提供逻辑的挠性联轴器和
本地路由资源称为VersaBlock 。在XC5200
VersaBlock元素包括CLB ，本地互连
矩阵（LIM） ，并且直接向所连接相邻Versa-
块。
在XC5200提供了四个全局缓冲器提供时钟信号或
高扇出控制信号。每个缓冲区可以由采购
指其专用垫或从任何内部来源。
每个XC5200 TBUF可以驱动多达两个水平和两个
垂直延绳钓。有没有内部上拉的
XC5200延绳钓。
输入/输出模块（IOB ）资源
在XC5200系列保持与足迹的兼容性
的XC4000家族，但不与XC3000家族。
为了最大限度地降低成本，最大限度地提高每个逻辑I / O数
细胞中， XC5200的I / O不包括触发器或锁存器。
对于高性能的路径中， XC5200系列可提供
每个IOB在寄存器直接连接
相邻的CLB以模拟IOB寄存器。
每个XC5200的I / O引脚提供一个可编程延迟元素
精神疾病的控制输入设定时间。此元件可用于
为避免潜在的保持时间的问题。每个XC5200的I / O
针能8 mA的源和宿电流。
IEEE 1149.1型边界扫描被支承在各
XC5200的I / O 。
配置和回读
该XC5200支持所谓的新配置模式
快速模式。
XC4000 / Spartan系列：
在XC5200系列提供了
全局复位，但不是全局设置。
XC5200设备使用比不同的配置过程
该XC3000家族，但使用相同的过程，因为
XC4000和Spartan系列。
XC3000系列：
虽然它们的配置过程昼夜温差
FER， XC5200装置可用于以菊花链的同
XC3000器件。
XC3000系列：
在XC5200 PROGRAM引脚是一个赎罪
GLE -功能输入引脚，将覆盖所有其他投入。该
PROGRAM引脚不会在XC3000存在。
7-84
1998年11月5日（版本5.2 ）
R
XC5200系列现场可编程门阵列
XC3000系列：
XC5200器件支持一个额外的亲
编程模式：外设同步。
XC3000系列：
在XC5200系列不支持
掉电，但提供了全球三态输入的不
任何复位触发器。
XC3000系列：
在XC5200系列不提供
片上晶体振荡器的放大器，但它确实提供了一个
内部振荡器从多种频率可达
12兆赫可用。
VersaRing
GRM
Versa-
块
输入/输出模块（IOB ）
VersaRing
GRM
Versa-
块
GRM
Versa-
块
结构概述
图1
提出的一个简化的，概念性的概述
XC5200架构。类似于传统的FPGA ，则
XC5200系列包括可编程的IOB ，编程
的可编程逻辑块和可编程互连。与
其他的FPGA ，但是，逻辑和本地路由
的XC5200家族的资源组合在柔性
VersaBlocks （图
2).
通用路由所连接
通过通用布线矩阵的VersaBlock
（ GRM ） 。
GRM
Versa-
块
GRM
Versa-
块
GRM
Versa-
块
GRM
Versa-
块
GRM
Versa-
块
GRM
Versa-
块
VersaRing
VersaRing
X4955
图1 ： XC5200架构概述
VersaBlock ：当地丰富的路由加
多才多艺的逻辑
GRM
在每个VersaBlock结构的基本逻辑元件是
逻辑单元，在所示
网络连接gure 3 。
每个LC包含一个4输入
函数发生器（ F）中，一个存储装置（FD），和控制
逻辑。有五个独立的输入和三个输出
每个LC 。的输入和输出的独立
允许软件以最大化资源利用率
在每个LC 。每个逻辑单元还包含一个直接
不牺牲使用馈通路径，可能
函数发生器或寄存器;这个特征是第一
针对FPGA 。所述存储装置可配置为仅含有D
触发器或锁存器。所述控制逻辑包括进位逻辑的
为快速实现算术功能，它可以
也可以配置为级联链允许的解码
很宽的输入功能。
4
4
24
24
TS
7
CLB
LC3
4
4
4
LC2
LC1
LC0
4
4
LIM
4
4
直接连接
X5707
图2 ： VersaBlock
CO
DO
DI
D
F4
F3
F2
F1
X
CI
CE CK
CLR
X4956
Q
FD
F
图3 ： XC5200逻辑单元（每个CLB有4个传感器）
1998年11月5日（版本5.2 ）
7-85
R
XC5200系列现场可编程门阵列
的XC5200的CLB包括四个信用证，如图
图4中。
每个CLB有20个独立的输入和12
独立输出。的顶部和底部对LC的能
被配置为执行5-输入函数。该挑
的FPGA实现软件lenge一直
最大化逻辑资源的使用。在XC5200
家庭每个CLB与周围的解决了这个问题
两种类型的本地互连 - 本地互连
矩阵（ LIM ）和直接式接口。这两个互连
资源，结合CLB ，形成VersaBlock ，
在代表
图2中。
直线感应电机提供的输入和输出100％的连通
把在一个给定的CLB各LC的。直线感应电机的优点是
没有通用布线资源都需要连接
一个CLB内的反馈路径。直线感应电机连接到
通过24个双向节点GRM 。
直接所连接允许直接连接到邻近区域
镗孔的CLB ，再次在不使用任何普通的
互连。本地路由资源这两层
改进架构的粒度，有效mak-
荷兰国际集团的XC5200系列是“逻辑单元的大海。 ”每
亦然块具有四个三态缓冲器具有共同
使能线和直接驱动水平和垂直LON-
glines ，打造强大的片上布辛能力。该
VersaBlock可以快速，地方执行逻辑功能的
系统蒸发散，有效地实现用户设计的hierarchi-
CAL时尚。这些资源也减少本地路由
拥堵，提高广大间的效率
连，其用于连接大的基团
逻辑。它既是细晶粒的结合和
最大化逻辑，泌尿道感染，粗粒度的架构属性
lization在XC5200系列。这种对称结构
采用第三金属层的充分利用，从而释放
放置软件优化包的用户逻辑与迷你
发作路由限制。
LC3
DI
CO
DO
D
Q
F4
F3
F2
F1
FD
F
X
LC2
DO
DI
D
F4
F3
F2
F1
X
Q
VersaRing I / O接口
在IOB的和核心逻辑之间的接口已经
重新设计的XC5200系列。将IOB是完全
从核心逻辑去耦。在XC5200的IOB包含
为增加板级测试 - 专用边界扫描逻辑
能力，但不包括输入或输出寄存器。这
方法允许放置的IOB的最大数目
围绕装置，改善了I / O到大门比率和
降低每I / O的成本。互连的“高速公路”
装置周围形成VersaRing ，细胞
提供了从IOB的内部逻辑连接。
这些增加的布线资源提供了丰富的
从每个IOB连接到最近的VersaBlock ，在
除了在器件周围延绳连接。
该VersaRing消除之间的历史权衡
高逻辑利用率和引脚布局的灵活性。这些
增量优势资源，为用户提供更大的灵活性
在预分配（即锁）完成之前， I / O引脚
他们的逻辑设计。这种能力加速时间将产品推向市场，
由于印刷电路板和其它系统组件可以是制造
factured同时与逻辑设计。
FD
F
LC1
DO
DI
D
F4
F3
F2
F1
X
Q
FD
F
LC0
DO
DI
D
F4
F3
F2
F1
X
CI
CE CK
CLR
X4957
Q
FD
F
通用布线矩阵
的GRM的功能类似的开关矩阵
在其它结构中，但它是新颖的在其紧cou-
耦包含在VersaBlocks的逻辑资源。
在开发过程中采用先进的仿真工具
的XC5200架构的精神疾病，以确定最佳
布线资源的水平要求。在XC5200系列
包含六个层次互连层次结构 - 一系列
图4 ：可配置逻辑块
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1998年11月5日（版本5.2 ）
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XC5200系列现场可编程门阵列
单线条的长度，双线路的长度，和所有的延绳
通过GRM路由。直接连接时， LIM和
逻辑单元的馈电引线都包含在每
VERSA-座。在整个XC5200互连，一个艾菲
cient复用方案，结合3层
金属（TLM） ，是用来提高的总效率
硅的使用量。
详细功能描述
可配置逻辑块（CLB ）
图4
示出了在XC5200的CLB ，其中CON组逻辑
四个逻辑单元sists （LC [ 3 ： 0 ] ） 。每个逻辑单元由
的一个独立的4输入查找表（LUT） ，以及一
D型触发器或具有公共时钟锁存，时钟使能
而清晰，但单独选择时钟极性。额外
在CLB提供tional的逻辑特征是：
一个独立的5输入LUT通过组合两个4输入
的LUT。
高速进行传播的逻辑。
高速模式解码。
高速直接连接到触发器的D输入端。
个人选择无论是透明的，
电平敏感的锁存器或一个D触发器。
四三态缓冲器与共享输出使能。
性能概述
在XC5200家族一直与基准不少
设计运行的同步时钟速率超过66兆赫。
所有设计的性能取决于在电路上是
实现的，并通过组合所述延迟和
顺序逻辑元件，再加上在在互连的延迟
NECT路由。时间的粗略估计可以制成
假设3-6纳秒每逻辑电平，其包括直接CON-
NECT路由延迟，这取决于速度等级。更多
准确估计可使用的信息，可以使
开关特性指南部分。
5 ，输入功能
图5
示出了如何根据从查找表的输出
1多路转换器： LC0和LC1可以用2相结合
（ F5_MUX ），以提供一个5输入功能。从输出
LC2和LC3的LUT可以类似地结合起来。
以优势的重构
FPGA器件可以被重新配置，以改变逻辑功能
同时驻留在系统中。这种能力使系
TEM设计师自由的新学位不提供
任何其他类型的逻辑。
硬件可以很容易被改变为软件。设计
更新或修改是容易的，并且可以使
产品已经在现场。一个FPGA甚至可以是recon-
想通动态地在differ-执行不同的功能
耳鼻喉科次。
可重新配置的逻辑可以被用来实现系统
自我诊断功能，能够创建被reconfig-系统
置的不同的环境或操作，或执行
多功能硬件对于给定的应用程序。作为一个
额外的好处，使用可重配置FPGA器件simpli-
外商投资企业的硬件设计和调试，缩短产品
时间进入市场。
7
CO
DI
D
FD
I1
I2
I3
I4
F4
F3
F2
F1
DO
Q
F
X
LC1
F5_MUX
DO
I5
DI
D
FD
F4
F3
F2
F1
Q
OUT
QOUT
F
CI
CE CK
CLR
X
LC0
X5710
5 ，输入功能
图5 ：两个LUT的并联组合来创建
5 ，输入功能
1998年11月5日（版本5.2 ）
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XC5200系列
现场可编程门阵列
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7*
1998年11月5日（版本5.2 ）
产品speci fi cation
-
在中常见的封装占位面积兼容
在XC5200系列，并与XC4000系列
- 超过150器件/封装组合，包括
先进的BGA ， TQ和VQ封装可供选择
赛灵思开发系统完全支持
- 自动布局布线软件
- 选择广泛的PC和工作站平台
- 超过100个第三方联盟接口
- 支持拆封Foundation软件
特点
低成本，寄存器/锁存丰富的，基于SRAM
可重新编程的架构
- 0.5微米三层金属CMOS工艺技术
- 256至1936个逻辑单元（ 3000至23000 “门” ）
- 价格与门阵列竞争力
系统级功能
- 超过50 MHz的系统性能
- 互连体系的6个级别
- VersaRing
I / O接口的引脚锁定
- 高速运算的专用进位逻辑
功能
- 梯级链宽输入功能
- 内置IEEE 1149.1 JTAG边界扫描测试
电路上的所有I / O引脚
- 内部三态布辛能力
- 四个专用低偏移时钟或信号分配
网
通用I / O和封装
- 创新VersaRing
I / O接口提供了高
逻辑单元的I / O率，高达244的I / O信号
- 可编程的输出压摆率控制最大化
性能和降低噪音
- 零触发器保持时间输入寄存器简化
系统定时
- 独立输出允许外部布辛
描述
在XC5200现场可编程门阵列家族
设计，以提供成本低。建立在经验
获得了与前三次成功的SRAM FPGA fami-
在于，该XC5200家族带来了强大的功能设置为亲
可编程逻辑设计。该VersaBlock
逻辑模块
在VersaRing I / O接口，以及丰富的层次间
进行连接的资源结合起来，以提高设计灵活性
并缩短产品上市时间。有关完整的支持
XC5200系列是通过熟悉的赛灵思软交付
洁具环境。在XC5200系列完全支持
流行的工作站和PC平台。流行的设计
输入法的充分支持，包括亚伯，原理图
MATIC捕捉， VHDL和Verilog HDL的合成。设计 -
ERS利用逻辑综合可以使用他们现有的工具
设计与XC5200器件。
.
7
表1 ： XC5200现场可编程门阵列家族成员
设备
逻辑单元
最大逻辑门
典型的浇口范围
VersaBlock阵列
个CLB
倒装FL OPS
I / O的
每延绳钓TBUFs
XC5202
256
3,000
2,000 - 3,000
8x8
64
256
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XC5204
480
6,000
4,000 - 6,000
10 x 12
120
480
124
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XC5206
784
10,000
6,000 - 10,000
14 x 14
196
784
148
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XC5210
1,296
16,000
XC5215
1,936
23,000
10,000 - 16,000 15,000 - 23,000
18 x 18
324
1,296
196
20
22 x 22
484
1,936
244
24
1998年11月5日（版本5.2 ）
7-83
R
XC5200系列现场可编程门阵列
XC5200系列相比，
XC4000 /斯巴达和XC3000
系列
读者已经熟悉了XC4000 /斯巴达和
XC3000 FPGA系列，本节介绍显著
他们和XC5200家族之间的差异。除非
另有说明，比较参考既
XC4000 /斯巴达和XC3000器件。
表2 ：赛灵思现场可编程门阵列
族
参数
CLB功能
发电机
CLB输入
CLB输出
全球缓冲区
用户RAM
边解码器
级联链
快速进位逻辑
内部三态
边界扫描
摆率控制
XC5200斯巴达XC4000 XC3000
4
20
12
4
no
no
是的
是的
是的
是的
是的
3
9
4
8
是的
no
no
是的
是的
是的
是的
3
9
4
8
是的
是的
no
是的
是的
是的
是的
2
5
2
2
no
no
no
no
是的
no
是的
可配置逻辑块（ CLB ）资源
每个XC5200的CLB包含四个独立的4输入功能
灰发电机和四个寄存器，其被配置为
四个独立的逻辑单元 （LCS ） 。在每个寄存器
XC5200 LC是可选配置为边沿触发
D型触发器或作为透明电平敏感的锁存器。
该XC5200 CLB包括亲专用进位逻辑
志愿组织的快速运算进位的能力。专用进位
逻辑也可以用来级联函数发生器
实现广泛的算术函数。
XC4000系列：
XC5200器件没有宽边缘
解码器。广解码器使用级联实现
逻辑。虽然牺牲速度为某些设计中，缺乏
宽边缘解码器减小了芯片的面积，因而成本
的XC5200 。
XC4000 / Spartan系列：
XC5200专用进位逻辑
不同于XC4000 / Spartan系列，所述的
总和中的一个附加功能发生器产生的
相邻列。这种设计减少了XC5200芯片尺寸和
因此花费很多应用。但是，请注意，一个
可装载递增/递减计数器，需要相同数量的
函数发生器中的两个家庭。 XC3000没有德迪
cated随身携带。
XC4000 / Spartan系列：
XC5200查找表是opti-
而得到优化成本，因此不能执行RAM中。
路由资源
在XC5200系列提供逻辑的挠性联轴器和
本地路由资源称为VersaBlock 。在XC5200
VersaBlock元素包括CLB ，本地互连
矩阵（LIM） ，并且直接向所连接相邻Versa-
块。
在XC5200提供了四个全局缓冲器提供时钟信号或
高扇出控制信号。每个缓冲区可以由采购
指其专用垫或从任何内部来源。
每个XC5200 TBUF可以驱动多达两个水平和两个
垂直延绳钓。有没有内部上拉的
XC5200延绳钓。
输入/输出模块（IOB ）资源
在XC5200系列保持与足迹的兼容性
的XC4000家族，但不与XC3000家族。
为了最大限度地降低成本，最大限度地提高每个逻辑I / O数
细胞中， XC5200的I / O不包括触发器或锁存器。
对于高性能的路径中， XC5200系列可提供
每个IOB在寄存器直接连接
相邻的CLB以模拟IOB寄存器。
每个XC5200的I / O引脚提供一个可编程延迟元素
精神疾病的控制输入设定时间。此元件可用于
为避免潜在的保持时间的问题。每个XC5200的I / O
针能8 mA的源和宿电流。
IEEE 1149.1型边界扫描被支承在各
XC5200的I / O 。
配置和回读
该XC5200支持所谓的新配置模式
快速模式。
XC4000 / Spartan系列：
在XC5200系列提供了
全局复位，但不是全局设置。
XC5200设备使用比不同的配置过程
该XC3000家族，但使用相同的过程，因为
XC4000和Spartan系列。
XC3000系列：
虽然它们的配置过程昼夜温差
FER， XC5200装置可用于以菊花链的同
XC3000器件。
XC3000系列：
在XC5200 PROGRAM引脚是一个赎罪
GLE -功能输入引脚，将覆盖所有其他投入。该
PROGRAM引脚不会在XC3000存在。
7-84
1998年11月5日（版本5.2 ）
R
XC5200系列现场可编程门阵列
XC3000系列：
XC5200器件支持一个额外的亲
编程模式：外设同步。
XC3000系列：
在XC5200系列不支持
掉电，但提供了全球三态输入的不
任何复位触发器。
XC3000系列：
在XC5200系列不提供
片上晶体振荡器的放大器，但它确实提供了一个
内部振荡器从多种频率可达
12兆赫可用。
VersaRing
GRM
Versa-
块
输入/输出模块（IOB ）
VersaRing
GRM
Versa-
块
GRM
Versa-
块
结构概述
图1
提出的一个简化的，概念性的概述
XC5200架构。类似于传统的FPGA ，则
XC5200系列包括可编程的IOB ，编程
的可编程逻辑块和可编程互连。与
其他的FPGA ，但是，逻辑和本地路由
的XC5200家族的资源组合在柔性
VersaBlocks （图
2).
通用路由所连接
通过通用布线矩阵的VersaBlock
（ GRM ） 。
GRM
Versa-
块
GRM
Versa-
块
GRM
Versa-
块
GRM
Versa-
块
GRM
Versa-
块
GRM
Versa-
块
VersaRing
VersaRing
X4955
图1 ： XC5200架构概述
VersaBlock ：当地丰富的路由加
多才多艺的逻辑
GRM
在每个VersaBlock结构的基本逻辑元件是
逻辑单元，在所示
网络连接gure 3 。
每个LC包含一个4输入
函数发生器（ F）中，一个存储装置（FD），和控制
逻辑。有五个独立的输入和三个输出
每个LC 。的输入和输出的独立
允许软件以最大化资源利用率
在每个LC 。每个逻辑单元还包含一个直接
不牺牲使用馈通路径，可能
函数发生器或寄存器;这个特征是第一
针对FPGA 。所述存储装置可配置为仅含有D
触发器或锁存器。所述控制逻辑包括进位逻辑的
为快速实现算术功能，它可以
也可以配置为级联链允许的解码
很宽的输入功能。
4
4
24
24
TS
7
CLB
LC3
4
4
4
LC2
LC1
LC0
4
4
LIM
4
4
直接连接
X5707
图2 ： VersaBlock
CO
DO
DI
D
F4
F3
F2
F1
X
CI
CE CK
CLR
X4956
Q
FD
F
图3 ： XC5200逻辑单元（每个CLB有4个传感器）
1998年11月5日（版本5.2 ）
7-85
R
XC5200系列现场可编程门阵列
的XC5200的CLB包括四个信用证，如图
图4中。
每个CLB有20个独立的输入和12
独立输出。的顶部和底部对LC的能
被配置为执行5-输入函数。该挑
的FPGA实现软件lenge一直
最大化逻辑资源的使用。在XC5200
家庭每个CLB与周围的解决了这个问题
两种类型的本地互连 - 本地互连
矩阵（ LIM ）和直接式接口。这两个互连
资源，结合CLB ，形成VersaBlock ，
在代表
图2中。
直线感应电机提供的输入和输出100％的连通
把在一个给定的CLB各LC的。直线感应电机的优点是
没有通用布线资源都需要连接
一个CLB内的反馈路径。直线感应电机连接到
通过24个双向节点GRM 。
直接所连接允许直接连接到邻近区域
镗孔的CLB ，再次在不使用任何普通的
互连。本地路由资源这两层
改进架构的粒度，有效mak-
荷兰国际集团的XC5200系列是“逻辑单元的大海。 ”每
亦然块具有四个三态缓冲器具有共同
使能线和直接驱动水平和垂直LON-
glines ，打造强大的片上布辛能力。该
VersaBlock可以快速，地方执行逻辑功能的
系统蒸发散，有效地实现用户设计的hierarchi-
CAL时尚。这些资源也减少本地路由
拥堵，提高广大间的效率
连，其用于连接大的基团
逻辑。它既是细晶粒的结合和
最大化逻辑，泌尿道感染，粗粒度的架构属性
lization在XC5200系列。这种对称结构
采用第三金属层的充分利用，从而释放
放置软件优化包的用户逻辑与迷你
发作路由限制。
LC3
DI
CO
DO
D
Q
F4
F3
F2
F1
FD
F
X
LC2
DO
DI
D
F4
F3
F2
F1
X
Q
VersaRing I / O接口
在IOB的和核心逻辑之间的接口已经
重新设计的XC5200系列。将IOB是完全
从核心逻辑去耦。在XC5200的IOB包含
为增加板级测试 - 专用边界扫描逻辑
能力，但不包括输入或输出寄存器。这
方法允许放置的IOB的最大数目
围绕装置，改善了I / O到大门比率和
降低每I / O的成本。互连的“高速公路”
装置周围形成VersaRing ，细胞
提供了从IOB的内部逻辑连接。
这些增加的布线资源提供了丰富的
从每个IOB连接到最近的VersaBlock ，在
除了在器件周围延绳连接。
该VersaRing消除之间的历史权衡
高逻辑利用率和引脚布局的灵活性。这些
增量优势资源，为用户提供更大的灵活性
在预分配（即锁）完成之前， I / O引脚
他们的逻辑设计。这种能力加速时间将产品推向市场，
由于印刷电路板和其它系统组件可以是制造
factured同时与逻辑设计。
FD
F
LC1
DO
DI
D
F4
F3
F2
F1
X
Q
FD
F
LC0
DO
DI
D
F4
F3
F2
F1
X
CI
CE CK
CLR
X4957
Q
FD
F
通用布线矩阵
的GRM的功能类似的开关矩阵
在其它结构中，但它是新颖的在其紧cou-
耦包含在VersaBlocks的逻辑资源。
在开发过程中采用先进的仿真工具
的XC5200架构的精神疾病，以确定最佳
布线资源的水平要求。在XC5200系列
包含六个层次互连层次结构 - 一系列
图4 ：可配置逻辑块
7-86
1998年11月5日（版本5.2 ）
R
XC5200系列现场可编程门阵列
单线条的长度，双线路的长度，和所有的延绳
通过GRM路由。直接连接时， LIM和
逻辑单元的馈电引线都包含在每
VERSA-座。在整个XC5200互连，一个艾菲
cient复用方案，结合3层
金属（TLM） ，是用来提高的总效率
硅的使用量。
详细功能描述
可配置逻辑块（CLB ）
图4
示出了在XC5200的CLB ，其中CON组逻辑
四个逻辑单元sists （LC [ 3 ： 0 ] ） 。每个逻辑单元由
的一个独立的4输入查找表（LUT） ，以及一
D型触发器或具有公共时钟锁存，时钟使能
而清晰，但单独选择时钟极性。额外
在CLB提供tional的逻辑特征是：
一个独立的5输入LUT通过组合两个4输入
的LUT。
高速进行传播的逻辑。
高速模式解码。
高速直接连接到触发器的D输入端。
个人选择无论是透明的，
电平敏感的锁存器或一个D触发器。
四三态缓冲器与共享输出使能。
性能概述
在XC5200家族一直与基准不少
设计运行的同步时钟速率超过66兆赫。
所有设计的性能取决于在电路上是
实现的，并通过组合所述延迟和
顺序逻辑元件，再加上在在互连的延迟
NECT路由。时间的粗略估计可以制成
假设3-6纳秒每逻辑电平，其包括直接CON-
NECT路由延迟，这取决于速度等级。更多
准确估计可使用的信息，可以使
开关特性指南部分。
5 ，输入功能
图5
示出了如何根据从查找表的输出
1多路转换器： LC0和LC1可以用2相结合
（ F5_MUX ），以提供一个5输入功能。从输出
LC2和LC3的LUT可以类似地结合起来。
以优势的重构
FPGA器件可以被重新配置，以改变逻辑功能
同时驻留在系统中。这种能力使系
TEM设计师自由的新学位不提供
任何其他类型的逻辑。
硬件可以很容易被改变为软件。设计
更新或修改是容易的，并且可以使
产品已经在现场。一个FPGA甚至可以是recon-
想通动态地在differ-执行不同的功能
耳鼻喉科次。
可重新配置的逻辑可以被用来实现系统
自我诊断功能，能够创建被reconfig-系统
置的不同的环境或操作，或执行
多功能硬件对于给定的应用程序。作为一个
额外的好处，使用可重配置FPGA器件simpli-
外商投资企业的硬件设计和调试，缩短产品
时间进入市场。
7
CO
DI
D
FD
I1
I2
I3
I4
F4
F3
F2
F1
DO
Q
F
X
LC1
F5_MUX
DO
I5
DI
D
FD
F4
F3
F2
F1
Q
OUT
QOUT
F
CI
CE CK
CLR
X
LC0
X5710
5 ，输入功能
图5 ：两个LUT的并联组合来创建
5 ，输入功能
1998年11月5日（版本5.2 ）
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