【0R的Virtex - 4 FPGA数据表：DC和开关特性00DS302 （ V3.2 ） 2008】,IC型号XC4VLX160,XC4VLX160 PDF资料,XC4VLX160经销商,ic,电子元器件-51电子网

的Virtex - 4 FPGA数据表：

DC和开关特性

DS302 （ V3.2 ） 2008年4月10日

产品speci fi cation

的Virtex - 4 FPGA电气特性

VIRTEX

-4 FPGA是可在-12 ， -11 ， -10和速度

等级，用-12具有最高的性能。

的Virtex - 4 FPGA的直流和交流特性指定

商用级和工业级。除了operat-

荷兰国际集团的温度范围内，或除非另有说明，所有的直流

和AC电参数是相同的特定

速度等级（也就是一个时序特性-10

速度等级的工业设备相同的-10

速度等级商用设备）。但是，只有选择

速度等级和/或设备可能会在可用

工业温度范围。

所有的电源电压和结温规范

代表了最坏情况的条件。该参

包括TER值是常见的流行的设计和典型

应用程序。

这的Virtex - 4 FPGA数据表的整体集的一部分

在Virtex-4系列FPGA中的文档是可用

可以从赛灵思网站：

Virtex-4系列概述

DS112

的Virtex - 4 FPGA用户指南，

UG070

Virtex-4的配置指南，

UG071

的XtremeDSP针对Virtex - 4 FPGA的用户指南，

UG073

的Virtex - 4封装和管脚规范，

UG075

的Virtex - 4 PCB设计指南，

UG072

的Virtex - 4 的RocketIO千兆位级收发器用户

指南

UG076

的Virtex - 4 FPGA的嵌入式三态以太网MAC

用户指南，

UG074

PowerPC的

405处理器模块参考指南，

UG018

所有特定网络阳离子如有更改，恕不另行通知。

的Virtex - 4 FPGA的直流特性

表1：

绝对最大额定值

符号

CCINT

CCAUX

CCO

BATT

REF

描述

相对于GND的内部电源电压

相对于GND辅助电源电压

输出驱动器提供相对于电压GND

密钥存储器电池备份电源

输入参考电压

I / O输入电压相对于GND

（所有用户和专用的I / O ）

I / O输入电压相对于GND

（限制为最大100个用户的I / O的）

(3,4)

2.5V或更低的I / O输入电压相对于GND

（用户专用的I / O ）

-0.5 1.32

-0.5到3.0

-0.5至3.75

-0.5至4.05

-0.3 3.75

-0.75至4.05

-0.95 4.4

单位

（商业温度）

-0.85 4.3

（工业级温度）

-0.75到V

CCO

+0.5

±100

±200

目前应用的I / O引脚，电动或非电动

总电流适用于所有的I / O引脚，电动或非电动

名称和徽标是IBM公司的注册商标，经许可使用。所有其他商标均为其各自所有者的财产。

DS302 （ V3.2 ） 2008年4月10日

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的Virtex - 4 FPGA数据手册：直流和开关特性

表1：

绝对最大额定值

（续）

符号

描述

电压加到三态输出的3.3V

（所有用户和专用的I / O ）

电压加到三态输出的3.3V

（限制为最大100个用户的I / O的）

(3,4)

2.5V或更低的I / O输入电压相对于GND

（用户专用的I / O ）

AVCCAUXRX

AVCCAUXTX

AVCCAUXMGT

当TRx

TTX

英镑

SOL

获得相对于模拟地， GNDA辅助电源电压

（ RocketIO的引脚）

传输相对于模拟地， GNDA辅助电源电压

（ RocketIO的引脚）

管理辅助电源电压相对于模拟地， GNDA

（ RocketIO的引脚）

终端接收电源电压相对于GND

电源电压相对于GND端子发射

存储温度（环境）

最大焊接温度

(2)

最高结温

(2)

-0.75至4.05

-0.95 4.4

（商业温度）

单位

-0.85 4.3

（工业级温度）

-0.75到V

CCO

+0.5

-0.5 1.32

-0.5到3.0

-0.5至1.65

-65到150

+220

+125

注意事项：

1.强调超出上述绝对最大额定值可能会导致器件永久性损坏。这些压力额定值只，和

该设备在这些或超出下的工作条件列出的任何其他条件的功能操作，是不是暗示。接触

绝对最大额定值条件下长时间可能会影响器件的可靠性。

2.焊接指南和散热的考虑，看

的Virtex - 4封装和管脚规范

在Xilinx网站。

3.当使用超过100 3.3VI / O时，指的是

的Virtex - 4 FPGA用户指南，

第6章“ 3.3V的I / O设计指南”。

4.对于在特定的设计更加灵活，最多100个用户的I / O可以被强调，超出了正常的规范对于一个数据时段的不超过20 ％。

有没有银行的限制。

表2：

推荐工作条件

符号

CCINT

描述

相对于GND ，T内部电源电压

= 0 ° C至+ 85°C

相对于GND ，T内部电源电压

= -40 ° C至+ 100°C

相对于GND ，T辅助电源电压

= 0 ° C至+ 85°C

相对于GND ，T辅助电源电压

= -40 ° C至+ 100°C

电源电压相对于GND ，T

= 0 ° C至+ 85°C

电源电压相对于GND ，T

= -40 ° C至+ 100°C

电源电压相对于GND ，T 3.3V

= 0 ° C至+ 85°C

电源电压相对于GND ，T 3.3V

= -40 ° C至+ 100°C

产业

民

1.14

2.375

1.14

GND - 0.20

最大

1.26

2.625

3.45

CCO

+ 0.2

CCO

+ 0.2

单位

CCAUX

CCO(1,3,4,5)

2.5V及以下的电源电压相对于GND ，

= 0 ° C至+ 85°C

2.5V及以下的电源电压相对于GND ，

= -40 ° C至+ 100°C

BATT(2)

通过任意引脚的最大电流动力或无动力

银行在正向偏置的钳位二极管。

电池电压相对于GND ，T

= 0 ° C至+ 85°C

电池电压相对于GND ，T

= -40 ° C至+ 100°C

1.0

3.6

DS302 （ V3.2 ） 2008年4月10日

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的Virtex - 4 FPGA数据手册：直流和开关特性

表2：

推荐工作条件

（续）

符号

描述

产业

AVCCAUXTX

(6)

电源电压相对于GNDA辅助发射

产业

AVCCAUXMGT

电源电压相对于GNDA辅助管理

产业

TRX （ 7 ）

终端接收电源电压相对于GND

产业

TTX

电源电压相对于GND端子发射

产业

1.14

1.575

0.25

1.14

2.5

1.575

2.375

0.25

2.625

2.5

1.14

2.375

1.26

2.625

民

1.14

最大

1.26

单位

AVCCAUXRX

(6)

接受辅助电源电压相对于GNDA

注意事项：

1.配置数据将被保留，即使V

CCO

下降到0V。

2. V

BATT

使用比特流进行加密时仅是必需的。如果不使用电池，连接V

BATT

要么地面或V

CCAUX

3.对于3.3V的I / O操作，请参考

的Virtex - 4 FPGA用户指南。

4.包括V

CCO

1.2V ， 1.5V ， 1.8V ，2.5V和3.3V的

5.配置输出电源电压V

CC_CONFIG

也被称为V

CCO_0

6.重要！所有未使用的RocketIO收发器必须连接到电源和GND 。当使用RocketIO收发器，指的是电源滤波

的部分

的Virtex - 4 RocketIO千兆位收发器用户指南。

未使用的收发器必须通过适当的电压电平供电。

无源滤波必须满足在讨论的要求

的Virtex - 4 RocketIO千兆位收发器用户指南。

7.内部AC耦合功能。

表3：

直流特性在推荐工作条件

符号

DRINT

DRI

REF

描述

数据保留V

CCINT

电压

（低于此配置可能会丢失数据）

数据保留V

CCAUX

电压

（低于此配置可能会丢失数据）

REF

目前每针

每个引脚的输入或输出漏电流（样品测试）

输入电容（样品测试）

键盘的上拉（选择时） @ V

= 0V, V

CCO

= 3.3V

键盘的上拉（选择时） @ V

= 0V, V

CCO

= 3.0V

数据速率

（ Gb / s的）

民

0.9

2.0

典型值

最大

单位

6.5

5.0

292

302

291

279

263

314

200

125

120

100

427

485

446

382

351

RPU(1)

键盘的上拉（选择时） @ V

= 0V, V

CCO

= 2.5V

键盘的上拉（选择时） @ V

= 0V, V

CCO

= 1.8V

键盘的上拉（选择时） @ V

= 0V, V

CCO

= 1.5V

RPD(1)

BATT(1)

垫下拉（选择时） @ V

= V

CCO

电池供电电流

CCAUXRX （2）

4.25

工作AVCCAUXRX电源电流

3.125

1.25/2.5

1.25数字RX

432

DS302 （ V3.2 ） 2008年4月10日

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的Virtex - 4 FPGA数据手册：直流和开关特性

表3：

直流特性在推荐工作条件

（续）

符号

描述

数据速率

（ Gb / s的）

6.5

5.0

CCAUXTX （2）

4.25

工作AVCCAUXTX电源电流

3.125

2.5

1.25

CCAUXMGT （2）

河豚毒素（2）

TRX （2,3）

工作AVCCAUXMGT电源电流

我的操作

TTX

供给电流时发射器被交流耦合

或V

TTX

= V

当TRx

我的操作

当TRx

供给电流当接收器被的AC耦接或

TTX

= V

当TRx

温度二极管理想因子

的PowerPC 405处理器模块的功耗

串联电阻

165

157

151

100

1.02

0.45

307

298

295

210

毫瓦/兆赫

民

典型值

170

180

173

最大

339

355

330

单位

中央处理器

注意事项：

1.典型值在额定电压规定， 25 ℃。

2. I

数字给定

每瓦

与使用默认设置运行两个MGT设备。

3.随AC / DC耦合。

表4：

静态电源电流

符号

CCINTQ

描述

静态V

CCINT

电源电流

设备

XC4VLX15

XC4VLX25

XC4VLX40

XC4VLX60

XC4VLX80

XC4VLX100

XC4VLX160

XC4VLX200

XC4VSX25

XC4VSX35

XC4VSX55

XC4VFX12

XC4VFX20

XC4VFX40

XC4VFX60

XC4VFX100

XC4VFX140

典型值

(1)

121

167

220

292

384

489

140

271

139

203

311

442

最大

注（ 6 ）

单位

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的Virtex - 4 FPGA数据手册：直流和开关特性

表4：

静态电源电流

（续）

符号

CCOQ

描述

静态V

CCO

电源电流

设备

XC4VLX15

XC4VLX25

XC4VLX40

XC4VLX60

XC4VLX80

XC4VLX100

XC4VLX160

XC4VLX200

XC4VSX25

XC4VSX35

XC4VSX55

XC4VFX12

XC4VFX20

XC4VFX40

XC4VFX60

XC4VFX100

XC4VFX140

CCAUXQ

静态V

CCAUX

电源电流

XC4VLX15

XC4VLX25

XC4VLX40

XC4VLX60

XC4VLX80

XC4VLX100

XC4VLX160

XC4VLX200

XC4VSX25

XC4VSX35

XC4VSX55

XC4VFX12

XC4VFX20

XC4VFX40

XC4VFX60

XC4VFX100

XC4VFX140

CCAUXRX （4）

典型值

(1)

1.25

1.5

1.75

2.5

1.25

1.5

1.25

1.5

1.75

2.5

133

150

143

最大

注（ 6 ）

单位

静态AVCCAUXRX电源电流

XC4VFX20

XC4VFX60

XC4VFX100

154

DS302 （ V3.2 ） 2008年4月10日

产品speci fi cation

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Platform Flash在系统

可编程配置

PROM的

产品speci fi cation

DS123 （ V2.9 ） 2006年5月9日

特点

在系统可编程PROM中的配置

赛灵思FPGA

低功耗先进的CMOS NOR闪存工艺

20,000编程/擦除周期耐力

工作在整个工业温度范围

（ -40℃至+ 85℃）

IEEE标准1149.1 / 1532边界扫描（ JTAG ）

支持程序设计，原型设计和测试

标准FPGA的JTAG命令启动

CON组fi guration

级联存储较长或多个比特流

专用边界扫描（ JTAG ） I / O电源

CCJ

)

I / O引脚兼容电压等级从

1.5V至3.3V

设计支持使用Xilinx ISE联盟和

基金会ISE系列软件包

XCF01S/XCF02S/XCF04S

3.3V电源电压

系列FPGA配置界面（最多33兆赫）

可在小尺寸的VO20和VOG20

包。

1.8V电源电压

串行或并行FPGA配置接口

（高达33 MHz）的

可在小尺寸VO48 ， VOG48 ， FS48 ，

和FSG48包

设计修改技术实现了存储和

访问多个设计修订的

CON组fi guration

内置的数据解压缩兼容赛灵思

先进的压缩技术

XCF08P/XCF16P/XCF32P

表1：

平台上的Flash PROM特点

设备

密度

CCINT

CCO

范围

CCJ

范围

套餐

节目

在系统

通过JTAG

串行

CONFIG 。

并行

CONFIG 。

设计

Revisioning

压缩

XCF01S

XCF02S

XCF04S

XCF08P

XCF16P

XCF32P

1兆位

2兆位

4兆位

8兆位

16兆位

32兆位

3.3V

1.8V

1.8V – 3.3V 2.5V – 3.3V

1.5V – 3.3V 2.5V – 3.3V

VO20/VOG20

VO48/VOG48

FS48/FSG48

VO48/VOG48

FS48/FSG48

VO48/VOG48

FS48/FSG48

描述

赛灵思推出平台的Flash一连串的系统

可编程配置PROM 。可在1到32

兆位（兆位）的密度，这些PROM中提供

易于使用，具有成本效益，并且可重新编程的方法

用于存储大量的Xilinx FPGA配置比特流。该

平台闪存PROM系列包括两个3.3V

XCFxxS PROM和1.8V XCFxxP PROM 。该XCFxxS

版本包括4兆位， 2 - Mb和1兆位PROM的那

支持主串行和从串行FPGA配置

模式（图

1 ，第2页）。

该XCFxxP版本包括

支持主站32兆位， 16兆位，和8兆比特PROM的

串行，从串行，主动SelectMAP和从

SelectMAP FPGA配置模式（图

2 ，第2页）。

的平台闪存PROM家人摘要

并且支持的功能显示在

表1中。

http://www.xilinx.com/legal.htm 。

PowerPC是IBM公司的商标。所有其他商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。

DS123 （ V2.9 ） 2006年5月9日

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Platform Flash在系统可编程配置PROM

CLK

OE /复位

TCK

TMS

TDI

TDO

控制

和

JTAG

接口

数据

内存

地址

数据

串行

接口

首席执行官

数据（ D0 ）

串行模式

ds123_01_30603

图1：

XCFxxS平台闪存PROM框图

CLK

EN_EXT_SEL

OE /复位

忙

OSC

解压缩器

TCK

TMS

TDI

TDO

CLKOUT

控制

和

JTAG

接口

数据

地址

内存

数据

串行

并行

接口

首席执行官

数据（ D0 ）

（串行/并行模式）

D[1:7]

（并行模式）

REV_SEL [1 ：0]的

ds123_19_122105

图2：

XCFxxP平台闪存PROM框图

当FPGA在主串模式下，它会产生一个

配置时钟驱动PROM 。具有CF的高，一

CE和OE启用后，存取时间短，数据

可在PROM的数据（ D0）销连接到

FPGA的DIN引脚。新的数据是可用很短的访问

之后的每个时钟上升沿的时间。在FPGA生成

时钟脉冲的适当数目，完成

配置。

当FPGA处于从串行模式下， PROM和

FPGA都时钟由外部时钟源，或

可选的只有XCFxxP PROM ， PROM的可

用来驱动FPGA的配置时钟。

该XCFxxP版本的平台的Flash PROM也

支持主动SelectMAP和从动SelectMAP （或

从并行） FPGA配置模式。当FPGA

在主SelectMAP模式下，FPGA生成

配置时钟驱动PROM 。当FPGA

是从SelectMAP模式，无论是外部振荡器

将生成的配置时钟驱动存储器PROM和

在FPGA ，或任选的XCFxxP PROM可用于

驱动FPGA的配置时钟。繁忙和低

CF高， CE和OE启用后，数据可在

DS123 （ V2.9 ） 2006年5月9日

在PROM的数据（D0 - D7 ）引脚。新的数据是可用

之后的每个时钟上升沿短的存取时间。该数据是

时钟到FPGA上的下一个上升沿

CCLK 。一个自由运行的振荡器可以在从使用

并行/从SelecMAP模式。

该XCFxxP版本的平台的Flash PROM的规定

额外的高级功能。内置的数据解压缩

支持利用压缩PROM的文件，并设计

修订允许多个设计修改存储在

一个PROM或存储在多个PROM中。设计

revisioning ，外部引脚或内部控制位来

选择活动的设计修改。

多平台闪存PROM设备可级联

支持在需要时较大的配置文件

针对大型FPGA器件或针对多个FPGA

菊花链方式连接在一起。当利用先进

特点为XCFxxP平台的Flash PROM ，如

设计修订，其中编程跨度级联文件

PROM器件只能用于级联链被创建

只包含XCFxxP PROM中。如果高级XCFxxP

功能没有启用，那么级联链可

包括XCFxxP和XCFxxS PROM中。

www.xilinx.com

Platform Flash在系统可编程配置PROM

该平台的Flash PROM的与所有现有的FPGA器件系列的兼容。赛灵思FPGA的参考名单，

相应的兼容平台的Flash PROM中给出了

表2中。

平台闪存PROM和他们的能力的名单

在给定的

表3 ，第4页。

表2：

Xilinx FPGA和兼容的平台的Flash

PROM的

FPGA

的Virtex - 5 LX

XC5VLX30

XC5VLX50

XC5VLX85

XC5VLX110

XC5VLX220

XC5VLX330

的Virtex- 4 LX

XC4VLX15

XC4VLX25

XC4VLX40

XC4VLX60

XC4VLX80

XC4VLX100

XC4VLX160

XC4VLX200

的Virtex- 4 FX

XC4VFX12

XC4VFX20

XC4VFX40

XC4VFX60

XC4VFX100

XC4VFX140

的Virtex- 4 SX

XC4VSX25

XC4VSX35

XC4VSX55

的Virtex - II Pro X中

XC2VPX20

XC2VPX70

的Virtex -II Pro的

XC2VP2

XC2VP4

XC2VP7

XC2VP20

XC2VP30

XC2VP40

XC2VP50

XC2VP70

XC2VP100

1,305,376

3,006,496

4,485,408

8,214,560

11,589,920

15,868,192

19,021,344

26,098,976

34,292,768

XCF02S

XCF04S

XCF08P

XCF16P

XCF32P

(2)

8,214,560

26,098,976

XCF08P

XCF32P

9,147,648

13,700,288

22,749,184

XCF16P

XCF32P

4,765,568

7,242,624

14,936,192

21,002,880

33,065,408

47,856,896

XCF08P

XCF16P

XCF32P

XCF32P+XCF16P

4,765,568

7,819,904

12,259,712

17,717,632

23,291,008

30,711,680

40,347,008

51,367,808

XCF08P

XCF16P

XCF32P

XCF32P+XCF08P

XCF32P+XCF32P

8,374,016

12,556,672

21,845,632

29,124,608

53,139,456

XCF08P

XCF16P

XCF32P

XCF32P+XCF32P

表2：

Xilinx FPGA和兼容的平台的Flash

PROM的

（续）

FPGA

的Virtex-II

(3)

XC2V40

XC2V80

XC2V250

XC2V500

XC2V1000

XC2V1500

XC2V2000

XC2V3000

XC2V4000

XC2V6000

XC2V8000

的Virtex -E

XCV50E

XCV100E

XCV200E

XCV300E

XCV400E

XCV405E

XCV600E

XCV812E

XCV1000E

XCV1600E

XCV2000E

XCV2600E

XCV3200E

VIRTEX

XCV50

XCV100

XCV150

XCV200

XCV300

XCV400

XCV600

XCV800

XCV1000

Spartan-3E

XC3S100E

XC3S250E

XC3S500E

581,344

1,352,192

2,267,136

XCF01S

XCF02S

XCF04S

559,200

781,216

1,040,096

1,335,840

1,751,808

2,546,048

3,607,968

4,715,616

6,127,744

XCF01S

XCF02S

XCF04S

XCF08P

630,048

863,840

1,442,016

1,875,648

2,693,440

3,430,400

3,961,632

6,519,648

6,587,520

8,308,992

10,159,648

12,922,336

16,283,712

XCF01S

XCF02S

XCF04S

XCF08P

XCF16P

360,096

635,296

1,697,184

2,761,888

4,082,592

5,659,296

7,492,000

10,494,368

15,659,936

21,849,504

29,063,072

XCF01S

XCF02S

XCF04S

XCF08P

XCF16P

XCF32P

CON组fi guration

流

平台上的Flash PROM

(1)

CON组fi guration

流

平台上的Flash PROM

(1)

79704832 XCF32P + XCF32P + XCF16P

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Platform Flash在系统可编程配置PROM

表2：

Xilinx FPGA和兼容的平台的Flash

PROM的

（续）

FPGA

XC3S1200E

XC3S1600E

Spartan-3L

XC3S1000L

XC3S1500L

XC3S5000L

Spartan-3

XC3S50

XC3S200

XC3S400

XC3S1000

XC3S1500

XC3S2000

XC3S4000

XC3S5000

的Spartan- IIE

XC2S50E

XC2S100E

XC2S150E

XC2S200E

XC2S300E

XC2S400E

XC2S600E

的Spartan- II

XC2S15

XC2S30

XC2S50

XC2S100

XC2S150

XC2S200

注意事项：

如果设计修订或其他高级功能的支持

需要时， XCFxxP可以作为一种替代

XCF01S ， XCF02S ，或XCF04S 。

假设使用的压缩。

最大可能的Virtex-II比特流大小来指定。参考

与Virtex -II用户指南关于bitgen选项的信息

影响比特流的大小。

程序设计

在系统编程

在系统可编程的PROM可编程

单独或两个以上的可以菊花链连接在一起

并通过标准的4针JTAG在系统编程

协议中所示

网络连接gure 3 。

在系统编程

提供快速，高效的设计迭代和消除

不必要的包裹处理和管座。该

编程数据序列被输送到装置

无论是采用Xilinx公司的iMPACT软件和赛灵思下载

电缆，一个第三方的JTAG开发系统，一

JTAG兼容板测试仪，或一个简单的微处理器

接口仿真JTAG指令序列。该

iMPACT软件能同时输出串行矢量格式（ SVF ）

文件与任何工具的使用接受SVF格式，包括

自动测试设备。在系统内编程，

首席执行官输出驱动为高电平。所有其他输出都在举行

高阻抗状态，或在在钳位电平举行

在系统编程。在系统编程是完全

横跨推荐的工作电压支撑并

温度范围。

CON组fi guration

流

3,832,320

5,957,760

3,223,488

5,214,784

13,271,936

439,264

1,047,616

1,699,136

3,223,488

5,214,784

7,673,024

11,316,864

13,271,936

630,048

863,840

1,134,496

1,442,016

1,875,648

2,693,440

3,961,632

197,696

336,768

559,200

781,216

1,040,096

1,335,840

平台上的Flash PROM

(1)

XCF04S

XCF08P

XCF04S

XCF08P

XCF16P

XCF01S

XCF02S

XCF04S

XCF08P

XCF16P

XCF01S

XCF02S

XCF04S

XCF01S

GND

XCF01S

XCF02S

(a)

(b)

DS026_02_082703

图3：

JTAG在系统编程操作

（一）焊接设备到PCB

（二）计划使用下载电缆

OE /复位

1/2/4兆位XCFxxS平台的Flash PROM的在系统

规划算法导致发行内部的

设备复位，导致OE / RESET脉冲低电平。

外部编程

赛灵思可重新编程的PROM ，也可以通过编程

赛灵思MULTIPRO桌面工具或第三方设备

程序员。这提供了使用的附加的灵活性

具有在系统可编程预编程的设备

选项为今后的改进和设计变更。

表3：

平台上的Flash PROM容量

平台

闪存PROM

XCF01S

XCF02S

XCF04S

CON组fi guration

位

平台

闪存PROM

CON组fi guration

位

8,388,608

16,777,216

33,554,432

1,048,576 XCF08P

2,097,152 XCF16P

4,194,304 XCF32P

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Platform Flash在系统可编程配置PROM

操作。对于XCFxxS PROM ，读保护

安全位被置为整个设备，并重新读

保护安全位需要擦除整个设备。为

在XCFxxP PROM的读保护安全位可设置

对于个性化的设计修改，并重新读

保护位要求删除特定的设计修改。

可靠性和耐用性

赛灵思在系统可编程产品提供

20000保证耐力水平系统

编程/擦除周期和20的最小数据保持

年。每个器件满足所有的功能，性能和

在此忍耐极限数据保存规范。

写保护

设计安全性

赛灵思在系统可编程平台闪存PROM

器件集成了先进的数据安全功能，以充分

防止未经授权的FPGA编程数据

通过JTAG读取。该XCFxxP PROM的也可以是

编程以防止意外的写入通过JTAG 。

表4

和

表5

显示可用的安全设置

在XCFxxS PROM和XCFxxP PROM ，分别。

该XCFxxP PROM设备还允许用户编写

保护（或锁定），特定的设计修改，以防止

无意擦除或编程操作。一旦设定，

写保护安全位为个性化的设计修改

必须复位（使用UNLOCK命令后面

ISC_ERASE命令）擦除或编程前

就可以执行操作。

表4：

XCFxxS设备数据安全选项

读保护

读保护安全位可以由用户来设定

防止内部编程模式被读取或

通过JTAG复制。读保护并不妨碍写

表5：

XCFxxP设计修订数据安全选项

读保护

复位（默认）

SET

读保护

复位（默认）

SET

读取/验证

抑制

节目

抑制

抹去

抑制

写保护

复位（默认）

SET

复位（默认）

SET

读取/验证

抑制

抑制方案

擦除抑制的

IEEE 1149.1边界扫描（ JTAG ）

该平台闪存PROM系列是与IEEE兼容

1149.1边界扫描标准和IEEE 1532

在系统配置标准。测试访问端口（TAP ）

并提供寄存器，支持所有必要的边界

扫描的指令，以及许多可选的

由IEEE标准规定的说明。 1149.1 。此外，该

JTAG接口用于实现在系统编程

商（ISP），以方便配置，擦除和验证

操作平台的Flash PROM设备上。

表6

第6页

列出了必需的和可选的边界扫描

在平台闪存PROM中支持的指令。参考

以IEEE标准。 1149.1规范的完整

的边界扫描体系结构的描述和所要求的

和可选说明。

注意！

该XCFxxP JTAG TAP暂停状态是不完全符合

在JTAG 1149.1规范。如果一个JTAG移位操作的暂时停顿

要求，则停止JTAG TCK时钟和维护中的JTAG TAP

JTAG移位IR或Shift -DR TAP状态。不要过渡XCFxxP JTAG TAP

通过JTAG暂停IR或暂停-DR TAP状态暂时暂停

JTAG移位操作。

指令寄存器

指令寄存器（ IR）为平台闪存PROM

的指令期间被连接到TDI和TDO之间

扫描序列。在准备的指令扫描

序，指令寄存器的并行加载了

固定指令捕捉模式。这个图案被移出

到TDO （ LSB在前），在指令移入

指令寄存器从TDI 。

XCFxxS指令寄存器（ 8位宽）

的指令寄存器（IR ）的XCFxxS PROM是8

位宽，并且在一个连接TDI和TDO之间

指令扫描序列。的详细组成

指令俘获模式中示出

表7中，第6页。

该指令捕捉模式移出XCFxxS的

装置包括红外[7：0 ] 。 IR [ 7：5]是保留位，并且设置

至逻辑0。该控制器状态字段，红外[4]，包含逻辑1，如果

该设备是目前在系统配置（ ISC ）

模式;否则，它包含逻辑0的安全字段，

IR [3]，包含逻辑1，如果该设备已经被编程

在安全选项打开的情况;否则，它包含

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Virtex-4的用户指南

Virtex-4系列概述

DS112 （ V1.1 ） 2004年9月10日

先期产品技术说明

概述

在Virtex - 4 产品系列是赛灵思的新一代FPGA 。创新的高级硅片组合模块或

ASMBL 列式架构在可编程逻辑行业中独树一帜。的Virtex -4 FPGA中包含三个家庭

（平台）： LX ， FX和SX 。选择和特征组合提供了所有复杂的应用程序。一系列广泛的

硬IP核模块完成系统的解决方案。这些内核包括PowerPC处理器（用新APU

接口），三模式以太网MAC ， 622 Mb / s到11.1 Gb / s的串行收发器，电压/温度系统监控模块，

专用DSP切片，高速时钟管理电路和源同步接口模块。基本的Virtex-4

积木是那些在流行的Virtex-基础的产品系列中的增强：的Virtex ，的Virtex -E的Virtex -II ，

的Virtex -II Pro和的Virtex - II Pro X中，可以让现有设计的向上兼容性。 Virtex-4器件产生一个

先进设备，最先进的90纳米铜工艺，用30毫米（ 12英寸）晶圆技术。结合各种各样的灵活

功能外， Virtex-4系列增强了可编程逻辑设计能力，是一种强大的替代ASIC

技术。

的Virtex-4的特点总结

三个家庭LX / SX / FX

的Virtex - 4 LX ：高性能逻辑应用解决方案

的Virtex - 4 FX ：高性能，全功能的解决方案

嵌入式平台的应用

的Virtex - 4 SX ：用于数字信号的高性能解决方案

处理（DSP）应用

数字时钟管理器（ DCM）模块

额外的相位匹配时钟分频器（PMCD ）

差分全局时钟

18×18 ， 2的补码，签署乘数

可选流水线级数

内置蓄电池（ 48位） &加法/减法器

分布式RAM

双端口18 - Kbit的RAM块

可选流水线级数

可选可编程FIFO逻辑 - 自动

重新映射RAM信号作为FIFO信号

高速存储接口支持： DDR和DDR- 2

SDRAM ， QDR -II ， RLDRAM - II ，和FCRAM -II

SelectIO技术

1.5 3.3 V的I / O操作

内置的ChipSync 源同步技术

数控阻抗（ DCI ）主动终止

细粒度的I / O银行（配置在一家银行）

Xesium 时钟技术

的XtremeDSP 切片

智能RAM存储器层次结构

灵活的逻辑资源

内置的系统监视器（电压/温度测量）

10位， 200ksps的A / D转换器（ ADC ）

安全芯片AES码流加密

90纳米铜CMOS工艺

1.2V核心电压

倒装芯片封装

的RocketIO 622 Mb / s到11.1 Gb / s的千兆位级

收发器（ MGT ）（ FX只）

IBM的PowerPC RISC处理器内核（ FX只）

的PowerPC 405 （ PPC405 ）核心

辅助处理器单元接口（用户协处理器）

多三模式以太网MAC （ FX只）

表1：

的Virtex - 4 FPGA系列成员

可配置逻辑块（CLB ）

(1)

设备

ARRAY

排x上校

64 x 24

96 x 28

128 x 36

128 x 52

160 x 56

192 x 64

192 x 88

192 x 116

逻辑

细胞

13,824

24,192

41,472

59,904

80,640

110,592

152,064

200,448

块RAM

XTREME

PowerPC的

RocketIO的最大总

ADC系统

ETHERNET

切片

最大

18 KB

最大

DCM的PMCDs

DSP

处理器

Transciever I / O用户

显示器模块

互助

分布式切片

(2)

块

银行I / O

RAM （ KB）

6,144

10,752

18,432

26,624

35,840

49,152

67,584

89,088

168

288

416

560

768

1056

1392

160

200

240

288

336

864

1,296

1,728

2,880

3,600

4,320

5,184

6,048

不适用

320

448

640

768

960

XC4VLX15

XC4VLX25

XC4VLX40

XC4VLX60

XC4VLX80

XC4VLX100

XC4VLX160

XC4VLX200

http://www.xilinx.com/legal.htm 。

所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。

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先期产品技术说明

www.xilinx.com

Virtex-4系列概述

表1：

的Virtex - 4 FPGA系列成员

（续）

可配置逻辑块（CLB ）

(1)

设备

ARRAY

排x上校

64 x 40

96 x 40

128 x 48

64 x 24

64 x 36

96 x 44

128 x 52

160 x 68

192 x 84

逻辑

细胞

23,040

34,560

55,296

12,312

19,224

41,904

56,880

94,896

142,128

块RAM

XTREME

PowerPC的

RocketIO的最大总

ADC系统

ETHERNET

切片

最大

18 KB

最大

DSP

DCM的PMCDs

处理器

Transciever I / O用户

显示器模块

互助

分布式切片

(2)

块

银行I / O

RAM （ KB）

160

240

384

134

243

395

659

987

128

192

512

128

160

192

128

192

320

144

232

376

552

2,304

3,456

5,760

648

1,224

2,592

4,176

6,768

9,936

不适用

320

448

640

320

448

576

768

896

XC4VSX25

XC4VSX35

XC4VSX55

XC4VFX12

XC4VFX20

XC4VFX40

XC4VFX60

XC4VFX100

XC4VFX140

10,240

15,360

24,576

5,472

8,544

15,552

25,280

42,176

63,168

注意事项：

一个CLB =四片=最大64位。

每个XtremeDSP逻辑片包括一个18 x 18位乘法器，加法器和累加器

500 MHz的时钟Xesium技术

截至20数字时钟管理器（ DCM ）模块

- 精密时钟去歪斜和相移

- 灵活的频率综合

- 双操作模式，以缓解业绩

权衡决策

- 改进的最大输入/输出频率

- 改进的相移分辨率

- 减少输出抖动

- 低功耗运行

- 增强的相位检测器

- 宽移相范围

同伴相位匹配时钟分频器（ PMCD ）

块

差分时钟结构优化的低抖动

时钟和精确的占空比

32个全局时钟网络

区域I / O和本地时钟

高达40 ％的速度提升较前

发电设备

高达20万个逻辑单元，包括：

- 高达178176内部寄存器的时钟使能

(XC4VLX200)

- 高达178176的查找表（ LUT）的

- 逻辑扩展多路复用器和I / O寄存器

可级联的可变移位寄存器或分布式

记忆能力

500 MHz的XtremeDSP逻辑片

专用的18位x 18位乘法器，

乘 - 累加器，或乘加法器块

可选流水线级数为增强性能

可选48位累加器的乘法累加

（ MACC ）操作

集成加法器，用于复乘或乘加

手术

可级联乘法或MACC

高达100 ％的速度提升较前

发电设备。

高达集成块10Mb的内存

可选流水线级数更高的性能

多速率FIFO支持逻辑

- 满和空标志支持

- 完全可编程的自动对焦和自动曝光标志

- 同步/异步操作

双端口架构

独立的读写端口宽度选择（ RAM

只）

18 Kb模块（内存奇偶校验/边带记忆

支持）

配置从16K x 1到512× 36

（ 4K ×4 512 ×36的FIFO操作）

字节写入功能（连接PPC405等）

专业的层级路由，形成32K ×1内存

不使用FPGA布线

高达100 ％的速度提升较前

发电设备。

500 MHz的集成块存储器

灵活的逻辑资源

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先期产品技术说明

Virtex-4系列概述

SelectIO技术

多达960个用户I / O

的I / O标准广泛的选择，从1.5V到3.3V

超高性能

- 600 Mb / s的HSTL & SSTL （所有单端I / O）

- 1 Gb / s的LVDS （在所有差分I / O对）

真正的差分端接

选择的低电容的I / O ，以提高信号

廉正

在输入输出I / O的同一边捕捉

DDR和DDR - 2内存接口支持

SDRAM ， QDR -II ， RLDRAM - II ，和FCRAM -II

集成SelectIO技术来简化

源同步接口

逐比特去歪斜功能内置在所有的I / O模块（可变

输入延迟线）

专用I / O和区域时钟资源（引脚和

树）

内置数据串行器/解串器逻辑，所有的I / O和

时钟分频器

内存/网络/通信接口最多

到1Gb / s的+

数控阻抗（ DCI ）

主动I / O端子

可选串行或并行端接

温度补偿

片上或片外的温度传感能力

片上或片外电压监视能力

峰值检测和报警功能

在选定的设备补充A / D转换器模块

10位/每秒200千样品（ kSPS时或千赫）

专用的模拟I / O引脚

256位AES比特流解密提供智力

财产（ IP ）的安全性

改进的比特流错误检测/校正能力

快速SelectMAP配置

JTAG支持

回读功能

系统监视器

A / D转换器模块

的ChipSync技术

CON组fi guration

90纳米铜CMOS工艺

1.2V核心电压

系统模块具体到FX系列

个RocketIO千兆位级收发器（ MGT ）

全双工串行收发器（ MGT ）能

622 Mb / s到11.1 Gb / s的波特率

图8b / 10b的和64b / 66b中，用户定义FPGA逻辑，或者没有数据

编码

通道绑定支持

CRC生成和校验

可编程预加重或预均衡为

变送器

可编程的连续时间均衡的

接收器

可编程离散反馈均衡的

接收器

片上的AC耦合接收器

接收信号检测和信号指示灯的损失

发送驱动器休眠模式

使用辅助用户动态重配置

配置总线

的PowerPC 405 RISC内核

嵌入式PowerPC 405 （ PPC405 ）核心

- 高达450 MHz运行

- 五级数据路径流水线

- 16 KB指令缓存

- 16 KB数据缓存

- 增强的指令和数据片上存储器

（ OCM ）控制器

- 与其他频率比选项

PPC405和处理器本地总线

辅助处理器单元（ APU）接口，可直接

从PPC405连接到织物协处理器

- APU可以在不同的时钟速率运行

- 支持自主指令：没有流水线

摊位

- 32位指令和64位数据

- 4周期高速缓存线换乘

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先期产品技术说明

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Virtex-4系列概述

三态以太网媒体访问控制器

符合IEEE 802.3标准

以10 ，100，和1000 Mb / s的

支持三模式自动检测

接收地址过滤器（ 16个地址项）

与RocketIO完全单片个1000Base-X解决方案

MGT

通过的RocketIO MGT外部实现SGMII

PHY设备

支持多个PHY （ MII ， GMII等）的接口

通过I / O资源

接收和发送可以通过统计数据

独立的接口

单独的主机和客户端接口

对巨型帧的支持

灵活的，用户可配置的主机接口

建筑描述

的Virtex-4阵列概述

Virtex-4器件都具有用户可编程门阵列

各种配置元素和嵌入式内核opti-

而得到优化用于高密度和高性能的系统

设计。 Virtex-4器件实现以下功能 -

先进而精湛：

I / O模块提供的封装引脚之间的接口

和内部可配置逻辑。最流行的和

领先的I / O标准支持

可编程I / O模块（IOB ）。将IOB是

增强了对源同步的应用程序。

源同步优化包括逐比特

纠偏，数据串行器/解串器，时钟分频器，并

专用的本地时钟资源。

可配置逻辑块（CLB ），基本逻辑

针对Xilinx FPGA元件，提供组合和

同步逻辑以及分布式存储器和

SRL16移位寄存器功能。

块RAM模块提供灵活的18Kbit真

双口RAM ，是级联为更大

存储器块。此外， Virtex-4的块RAM

包含可选可编程FIFO逻辑

提高设备的利用率。

可级联的嵌入式XtremeDSP逻辑片与18位x

18位专用乘法器，集成加法器和

48位累加器。

数字时钟管理器（ DCM）模块提供

自校准，对于时钟的全数字解

配送延迟补偿，时钟

乘法/除法，粗/细粒度时钟

相移。

系统监视器

- 差分模拟通道和片上

温度和电源电压监控器

- 专用模拟芯片只输入通道

提供精确的片外监测

- 允许监控片上或片外电压

和温度

- 报警和峰值检测功能

10位， 200 kSPS的模拟到数字的转换器大

设备。

另外， FX器件支持下列嵌入式

系统功能：

集成高速串行收发器实现数据

速率高达每通道11.1 Gb / s的。

嵌入式IBM的PowerPC 405 RISC CPU （高达

450兆赫）的辅助处理器装置的接口

10/100/1000以太网媒体访问控制器（ EMAC ）

内核。

通用布线矩阵（ GRM ）提供rout-阵列

各部件之间ING切换。每个可编

均衡器元件被连接到一个开关矩阵，使多个

连接到通用布线矩阵。总的亲

可编程互连是分层的设计

支持高速设计。

所有可编程元件，包括路由

资源，被存储在静态存储器中的值控制

细胞。这些值时，在存储器单元加载

配置，可重新加载修改功能

的可编程元件。

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先期产品技术说明

Virtex-4系列概述

Virtex-4的特点

本节简要介绍了Virtex- 4系列FPGA的特性。

输入/输出模块（的SelectIO ）

IOB可编程和可分类如下：

可编程单端或差分（ LVDS ）

手术

使用可选的单倍数据速率输入块（ SDR ）或

双倍数据速率（ DDR ）寄存器

具有可选SDR或DDR寄存器的输出块

双向阻滞

每比特去歪斜电路

专用I / O和区域时钟资源

内置数据串行器/解串器

通用I / O在选择地点（ 4元的银行）是

通过添加特殊设计为capable" I / O "regional时钟

在同一个地方进行I / O的硬件连接。这些

区域时钟输入分布在有限的区域内

为尽量减轻各IOB之间的时钟歪斜。区域I / O时钟 -

ING补充了全局时钟资源。

数据串行器/解串器功能将被添加到每个I / O

支持源同步接口。串行到paral-

LEL的转换器，具有相关联的时钟分频器被包括在

输入路径，并在输出的并行 - 串行转换器

路径。

一个深入的引导与Virtex - 4 IOB的讨论

Virtex-4的用户指南。

IOB寄存器为边沿触发D型触发器

或电平敏感锁存器。

IOB支持以下单端标准：

LVTTL

LVCMOS （ 3.3V ， 2.5V ，1.8V和1.5V ）

PCI （ 33和66兆赫）

PCI -X

GTL和GTLP

HSTL 1.5V和1.8V （I类， II ， III ，和IV ）

SSTL 1.8V和2.5V （ I和II级）

可配置逻辑块（CLB ）

一个CLB资源是由四片。每片起价为

当量，其中包含：

两个函数发生器（F & G）

两个存储元件

算术逻辑门

大型多路复用器

快速进位前瞻链

横向级联链

所述DCI的I / O功能可被配置成提供芯片上

终止对每个单端I / O标准和一些

差分I / O标准。

IOB元件还支持以下差分显

信令I / O标准：

LVDS和扩展LVDS （仅2.5V ）

BLVDS （总线LVDS ）

ULVDS

的HyperTransport

差分HSTL 1.5V和1.8V （ II级）

差分SSTL 1.8V和2.5V （ II级）

函数发生器F & G为可配置为4路输入

查找表（LUT）。两片在CLB可以有自己的

配置为16位的移位寄存器，查找表，或作为16位通过分布

布式RAM 。另外，两个存储元件是任

边沿触发的D型触发器或电平敏感的锁存器。

每个CLB具有内部快速互连，并且连接到

开关矩阵，获得普通布线资源。

在Virtex- 4的CLB将在进一步讨论

Virtex-4

用户指南。

块RAM

块RAM资源18 KB真双端口RAM

块，可编程从16K x 1到512× 36 ，在各个

深度和宽度配置。每个端口都完全同步的

理性和独立，提供三种"read -期间， write"

模式。 Block RAM可以级联，以实现大

嵌入式存储块。此外，后端管线

寄存器，时钟控制电路，内置FIFO的支持，并

字节写使能在Virtex- 4支持的新功能

FPGA 。

在Virtex-4器件的Block RAM功能进一步显示

倔强的

Virtex-4的用户指南。

两个相邻的焊盘被用于每一个差分对。两

4 IOB块连接到一个开关矩阵来访问

布线资源。

逐比特去歪斜电路允许可编程的信号

延迟FPGA内部。逐比特去歪斜灵活地提供

延迟细粒度的增量要仔细制作

一系列信号延迟。这是为同步的特别有用

在源同步接口信号边沿。

DS112 （ V1.1 ） 2004年9月10日

先期产品技术说明