0
R
XC17V00系列配置PROM
0
8
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
特点
一次性可编程（OTP）的只读存储器
设计为存储的配置比特流
赛灵思
FPGA器件
简单的界面，在FPGA
级联存储较长或多个比特流
可编程复位极性（高有效或
低）与不同的FPGA解决方案的兼容性
低功耗CMOS浮栅工艺
3.3V电源电压
保证20年寿命数据保存
可在紧凑的塑料封装： VQ44 ， PC44 ，
PC20 ， VO8和SO20
(1)
通过领先的程序员编程支持
制造商
采用ISE设计支持
FOUNDATION和
ISE WebPACK的软件
双配置方式的XC17V16和
XC17V08
(1)
器件
串行慢/快配置（最多为20 MB /秒）
平行（在20 MHz到160 Mb / s的）
描述
Xilinx公司推出的高密度XC17V00家族
配置PROM该功能提供一种易于使用，成本
有效的方法来存储大量的Xilinx FPGA配置
比特流。在3.3V系列初始设备可用
16兆， 8兆， 4兆， 2兆， 1兆密度。看
图1
和
图2
为XC17V00的简化框图
家庭。
该XC17V00 PROM配置Xilinx的FPGA使用
FPGA的串行配置模式界面。当
FPGA是主串模式下，它会生成一个配置
时钟驱动PROM 。后短的存取时间
时钟的上升沿，数据出现在PROM的数据输出
销，其连接到FPGA的DIN管脚。该FPGA
产生的时钟脉冲的适当数量
完成配置。配置完成后，它会禁用
舞会。当FPGA处于从串行模式下， PROM
而FPGA必须同时时钟由一个输入信号。
该XC17V08
(1)
和XC17V16 PROM可以任选
配置赛灵思FPGA采用FPGA的并行
（ SelectMAP ）配置模式界面。当FPGA
在主SelectMAP模式下，FPGA产生
配置时钟驱动PROM 。
当FPGA处于从SelectMAP模式，外部，
自激振荡器产生的时钟配置
驱动PROM和FPGA中。后上升
配置时钟（ CCLK ）的边缘，数据可在
PROM的数据（ D0 - D7 ）引脚。该数据被移入
FPGA在CCLK的下一个上升沿（图
3).
多个PROM中可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
链是相互关联的。所有设备都兼容，
可级联与家庭中的其他成员。
对器件编程，无论是赛灵思ISE基金会或
ISE WebPACK的软件编译FPGA设计文件转换成
一个标准的十六进制格式，然后将其转移到最
商业PROM编程器。
1.具体零件号和封装组合已经停产。请参阅
XCN07010.
停产零件编号和封装组合
留在这个数据表，以供参考。
版权所有2000年至2008年赛灵思公司XILINX ， Xilinx标，的Virtex ，斯巴达， ISE和其他指定的品牌包括本文是赛灵思在美国商标和
其他国家。所有其他商标均为其各自所有者的财产。
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
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1
R
XC17V00系列配置PROM
X -参考目标 - 图1
VCC
VPP
GND
复位/
OE
or
OE /
RESET
CE
首席执行官
CLK
地址计数器
TC
EPROM
CELL
矩阵
产量
OE
数据
DS073_01_072600
图1：
简化框图XC17V04 ， XC17V02
(1)
和XC17V01
（不显示编程电路）
X -参考目标 - 图2
VCC
VPP
GND
复位/
OE
or
OE /
RESET
CE
首席执行官
CLK
地址计数器
TC
忙
EPROM
CELL
矩阵
产量
8
OE
D0数据
（串行或并行模式）
7
7
D[1:7]
（ SelectMAP接口）
DS073_02_031506
图2：
简化框图XC17V16和XC17V08
(1)
（不显示编程电路）
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
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2
R
XC17V00系列配置PROM
引脚说明
DATA [ 0：7]
对应的内部地址的数组数据值
柜台位置是输出使能数据[ 0-7 ]输出
销（多个）时， CE是活动的， OE是活动的，并且内部
地址计数器不增加超出其终端
计数（ TC ）值。否则，所有的数据引脚处于高
阻抗状态时， CE是无效的， OE是无效的，或者
内部地址计数器递增超出其
终端计数（ TC）值。
该XC17V01 ， XC17V02和XC17V04只具有
单个数据输出引脚连接到FPGA的串行
配置数据输入引脚。
该XC17V08和XC17V16有D [ 0-7]输出引脚。
在器件编程的XC17V08和XC17V16
在任一串行输出模式必须被编程为使用或
并行输出模式。对于XC17V08和XC17V16设备
编程为串行输出模式下，只有D0销是
启用数据输出到的Virtex
系列FPGA系列
配置数据输入引脚。在串行模式下， D [ 1-7]
输出引脚保持在高阻抗状态，可能是
悬空。对于XC17V08和XC17V16设备
编程到并行输出模式，所有D [ 0-7]输出引脚
启用了字节宽的数据输出到FPGA
SelectMAP配置数据输入引脚。
数据/ D0引脚器件在一个双向I / O
编程。
首席执行官
芯片使能输出连接到下一个的CE输入
PROM菊花链。该输出为低电平时， CE
和OE输入都主动和内部地址
计数器已经增加超过其终端数
（ TC ）值。 CEO返回到高当OE变为无效或
CE变为高电平。
BUSY （ XC17V16和XC17V08只）
就断言BUSY输入高防止上升沿
从递增的内部地址计数器CLK和
保持在数据引脚的当前数据。
注意：
如果BUSY脚悬空，则可编程选项
在内部配合忙于内部下拉电阻必须设置
在器件编程。
V
PP
编程电压。上述规定的无过冲
最大电压允许在该引脚。对于正常的读
操作时，该引脚必须连接到V
CC
。否则，
这样可能会导致不可预测的，与温度有关
操作和在电路调试严重的问题。
注意！
不要让V
PP
浮动！
V
CC
和GND
正电源和接地引脚。
CLK
在CLK输入的每个上升沿递增内部
地址计数器，当CE是活动的， OE是活动的，则
内部地址计数器并没有增加它的过去
终端计数（ TC ）值， BUSY为低。
注意：
的BUSY状态仅适用于XC17V08和
XC17V16.
PROM引脚排列XC17V16和XC17V08
销未上市
表1
“无连接”。
表1：
引脚排列XC17V16和XC17V08
(1)
引脚名称
忙
D0
D1
44引脚VQFP （ VQ44 ）
24
40
29
42
27
9
25
14
19
43
13
15
6, 18, 28, 37, 41
21
44引脚PLCC （ PC44 ）
30
2
35
4
33
15
31
20
25
5
19
21
3, 12, 24, 34, 43
27
RESET / OE
该输入引脚的极性是可编程的，因为无论是
RESET / OE或OE / RESET 。的极性被设定为时间
器件编程。该设备默认为高电平有效
RESET ，但利用Xilinx FPGA的兼容性要求
极性与低电平有效复位进行编程。
当RESET处于激活状态时，地址计数器保持为“0” ，
并将该数据输出端处于高阻抗状态。
D2
D3
D4
D5
D6
D7
CLK
RESET / OE
（ OE / RESET ）
CE
GND
首席执行官
CE
高时，该引脚保持在内部地址计数器
复位时，使处于高阻抗状态的数据输出，并
强制器件进入低我
CC
待机模式。
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
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3
R
XC17V00系列配置PROM
引脚名称
V
PP
V
CC
注意事项：
1.
44引脚VQFP （ VQ44 ）
35
8, 16, 17, 26, 36, 38
44引脚PLCC （ PC44 ）
41
14, 22, 23, 32, 42, 44
NC
CLK
D2
GND
DATA(D0)
NC
VCC
GND
NC
NC
NC
NC
NC
GND
NC
VCC
D4
NC
NC
7
8
9
10
11
12
13
14
15
16
17
表1：
引脚排列XC17V16和XC17V08
(1)
（续）
6
5
4
3
2
1
44
43
42
41
40
VPP
NC
VCC
具体零件号和封装组合已
停产。请参阅
XCN07010.
容量
表2：
装置容量
器件
XC17V16
XC17V08
(1)
注意事项：
1.
具体零件号和封装组合已
停产。请参阅
XCN07010.
PC44
顶视图
CON组fi guration位
16,777,216
8,388,608
39
38
37
36
35
34
33
32
31
30
29
NC
NC
NC
NC
D1
GND
D3
VCC
D5
忙
NC
引脚图XC17V16和XC17V08
NC
CLK
D2
GND
DATA(D0)
NC
VCC
GND
VCC
VPP
NC
NC
OE /复位
D6
CE
VCC
VCC
GND
D7
NC
首席执行官
NC
18
19
20
21
22
23
24
25
26
27
28
DS073_13_101502
PROM引脚排列XC17V04 ， XC17V02和
XC17V01
销未上市
表3
“无连接”。
33
32
31
30
29
28
27
26
25
24
23
NC
NC
NC
NC
D1
GND
D3
VCC
D5
忙
NC
NC
NC
NC
NC
NC
GND
NC
VCC
D4
NC
NC
1
2
3
4
5
6
7
8
9
10
11
44
43
42
41
40
39
38
37
36
35
34
表3：
引脚排列XC17V04 ， XC17V02和XC17V01
引脚名称
数据
CLK
RESET / OE
（ OE / RESET ）
CE
GND
VQ44
顶视图
8-pin
VOIC
(V08)
(1)
20-pin
SOIC
(SO20)
(1,3)
20-pin
PLCC
(PC20)
(1,2)
44-pin
VQFP
(VQ44)
(2)
44-pin
PLCC
(PC44)
(2)
1
2
3
4
5
6
7
8
1
3
8
10
11
13
18
20
1
3
8
10
11
13
18
20
40
43
13
15
18, 41
21
35
38
2
5
19
21
24, 3
27
41
44
NC
OE /复位
D6
CE
VCC
VCC
GND
D7
NC
首席执行官
NC
12
13
14
15
16
17
18
19
20
21
22
首席执行官
V
PP
DS073_12_101502
V
CC
注意事项：
1.
2.
3.
XC17V01在这些封装。
XC17V02和XC17V04在这些封装。
具体零件号和封装组合已
停产。请参阅
XCN07010.
DS073 （ V1.12 ）二〇〇八年十一月十三日
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4
R
XC17V00系列配置PROM
器件
XC17V04
XC17V02
(1)
XC17V01
注意事项：
1.
CON组fi guration位
4,194,304
2,097,152
1,679,360
具体零件号和封装组合已
停产。请参阅
XCN07010.
引脚图XC17V04 ， XC17V02
(1)
,
和XC17V01
NC
CLK
NC
GND
DATA(D0)
NC
VCC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
7
8
9
10
11
12
13
14
15
16
17
6
5
4
3
2
1
44
43
42
41
40
VPP
NC
表4：
装置容量
NC
CLK
NC
GND
DATA(D0)
NC
VCC
NC
容量
NC
PC44
顶视图
（见注2 ）
39
38
37
36
35
34
33
32
31
30
29
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
VPP
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
VQ44
顶视图
（见注2 ）
33
32
31
30
29
28
27
26
25
24
23
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
OE /复位
NC
CE
NC
NC
GND
NC
NC
首席执行官
NC
44
43
42
41
40
39
38
37
36
35
34
18
19
20
21
22
23
24
25
26
27
28
DS073_08_100702
DATA(D0)
CLK
OE /复位
CE
1
2
8
VCC
VPP
首席执行官
GND
12
13
14
15
16
17
18
19
20
21
22
3 （见注1 ） 6
4
5
VO8
7
顶视图
NC
OE /复位
NC
CE
NC
NC
GND
NC
NC
首席执行官
NC
DS073_09_110102
DS073_07_100702
DATA(D0)
NC
CLK
NC
NC
NC
NC
OE /复位
NC
CE
1
20
2
19
3
18
SO20
17
4
顶部
16
5
意见
15
6
（见
7
14
注意事项1，
3)
13
8
9
12
10
11
VCC
NC
VPP
NC
NC
NC
NC
首席执行官
NC
GND
DS073_10_082108
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
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5
0
R
Spartan-3系列FPGA系列
数据表
0
0
DS099 2008年6月25日
产品speci fi cation
本文件包含的所有四个模块的斯巴达
-3 FPGA的数据表。
模块1 ：
Spartan-3系列FPGA系列：介绍
和订购信息
DS099-1 （ V2.4 ） 2008年6月25日
介绍
特点
结构概述
数组的大小和资源
用户I / O表
订购信息
模块三：
Spartan-3系列FPGA系列： DC和
开关特性
DS099-3 （ V2.4 ） 2008年6月25日
DC电气特性
- 绝对最大额定值
- 电源电压规格
- 推荐工作条件
- 直流特性
开关特性
- I / O时序
- 内部逻辑时序
- DCM时序
- 配置和JTAG时序
模块二：
Spartan-3系列FPGA系列：功能
描述
DS099-2 （ V2.4 ） 2008年6月25日
输入/输出模块（IOB ）
- IOB概述
- 的SelectIO 接口I / O标准
可配置逻辑块（CLB ）
块RAM
专用乘法器
数字时钟管理器（ DCM ）
时钟网络
CON组fi guration
模块四：
Spartan-3系列FPGA系列：引脚
说明
DS099-4 （ V2.4 ） 2008年6月25日
引脚说明
- 引脚的行为时配置
包装概览
接脚分布表
- 足迹
重要注意事项：
每个模块都有自己的版本历史的结束。使用PDF "Bookmarks" ，导航更方便
本卷。
2003-2008 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS099 2008年6月25日
产品speci fi cation
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1
R
10
Spartan-3系列FPGA系列：
简介和订购
信息
0
DS099-1 （ V2.4 ） 2008年6月25日
0
产品speci fi cation
介绍
斯巴达
-3系列现场可编程门阵列
是专门设计来满足高容量的需求，
成本敏感的消费电子应用。该
八口之家提供的密度范围从5万到
500万个系统门，如图
表1中。
在Spartan-3系列是建立在早先的成功
的Spartan- IIE系列通过增加逻辑量
资源，内部RAM的容量，总数
的I / O ，以及性能的总体水平，以及通过
提高时钟管理功能。众多
从增强了Virtex获得
-II平台技
术。这些Spartan-3系列的FPGA的增强，结合
先进的工艺技术，实现了更多的功能
和每美元的带宽比以前可能，设定
在可编程逻辑行业廷的新标准。
因为他们的成本非常低， Spartan-3系列FPGA中的
非常适用于广泛的消费电子产品
应用，包括宽带接入，家庭网络 -
荷兰国际集团，显示器/投影和数字电视设备。
在Spartan-3系列是一个更好的选择，以掩盖亲
编程的ASIC。 FPGA的避免了初期成本高，在
漫长的开发周期，以及固有的僵化
传统的ASIC。此外， FPGA的可编程许可证
设计升级，在现场没有更换硬件
必要时，是不可能用的ASIC。
Spartan-3系列FPGA是在几个第一平台
WITHIN THE
Spartan-3系列FPGA中。
特点
低成本，高容量高性能的逻辑解决方案，
面向消费者的应用
-
密度高达74880个逻辑单元
的SelectIO 接口的信令
-
多达633 I / O引脚
-
每次我622 Mb / s的数据传输率/ O
-
18单端信号标准
-
8差分I / O标准，包括LVDS ， RSDS
-
终止数控阻抗
-
信号摆幅范围为1.14V至3.465V
-
双倍数据速率（ DDR ）支持
-
DDR ， DDR2 SDRAM支持
高达333 Mbps的
逻辑资源
-
丰富的逻辑单元与移位寄存器功能
-
宽，速度快多路复用器
-
快速先行进位逻辑
-
专用18× 18乘法器
-
JTAG逻辑与IEEE 1149.1 / 1532兼容
SelectRAM 分层存储
-
截至1872 Kbits的总块RAM的
-
高达520千位共分布式RAM
数字时钟管理器（最多四个DCM的）
-
时钟偏移消除
-
频率合成
-
高分辨率的相移
八个全局时钟线和丰富的路由
通过全力支持
赛灵思ISE
和
WebPACK中
软件开发系统
的MicroBlaze
和
的PicoBlaze
处理器，
PCI
,
PCI
表达
PIPE端点，
及其他
IP内核
无铅封装选项
汽车
Spartan-3系列XA系列
变种
表1：
的Spartan-3系列FPGA的属性摘要
当量
逻辑
细胞
1
CLB阵列
（一CLB =四片）
排
柱
总
个CLB
设备
系统
门
分布
RAM位
(K=1024)
块RAM
位
(K=1024)
专用
乘
DCM的
最大
用户I / O
最大
迪FF erential
I / O对
XC3S50
2
XC3S200
2
XC3S400
2
XC3S1000
2
XC3S1500
XC3S2000
XC3S4000
XC3S5000
50K
200K
400K
1M
1.5M
2M
4M
5M
1,728
4,320
8,064
17,280
29,952
46,080
62,208
74,880
16
24
32
48
64
80
96
104
12
20
28
40
52
64
72
80
192
480
896
1,920
3,328
5,120
6,912
8,320
12K
30K
56K
120K
208K
320K
432K
520K
72K
216K
288K
432K
576K
720K
1,728K
1,872K
4
12
16
24
32
40
96
104
2
4
4
4
4
4
4
4
124
173
264
391
487
565
633
633
56
76
116
175
221
270
300
300
注意事项：
1.逻辑单元= 4输入查找表（ LUT ），加上一个'D'触发器。 "Equivalent逻辑Cells"等于"Total CLBs" ×8逻辑单元/ CLB X 1.125有效性。
2.这些器件采用Xilinx汽车版本中所描述
DS314 ：
Spartan-3系列汽车XA FPGA系列。
2003-2008 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS099-1 （ V2.4 ） 2008年6月25日
产品speci fi cation
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3
Spartan-3系列FPGA系列：介绍和订购信息
R
结构概述
在Spartan-3系列架构由五个丰达
心理可编程功能要素：
可配置逻辑块（CLB ）包含基于RAM的
查找表（LUT ）来实现逻辑和存储
元件可被用作触发器或锁存器。
个CLB可以被编程以执行多种
逻辑功能以及存储数据。
输入/输出块（ IOB的）控制数据流
在I / O引脚和的内部逻辑之间
装置。每个IOB支持双向数据流加
三态运行。第二十六条不同的信号标准，
包括八个高性能差分标准，
可如图
表2中。
双倍数据速率
（ DDR ）寄存器都包括在内。数字控制
阻抗（ DCI ）功能提供自动片
端接，简化了电路板设计。
块RAM提供数据存储在18 - Kbit的形式
双端口块。
乘法器模块接受两个18位的二进制数为
输入和计算产品。
数字时钟管理器（ DCM）模块提供
自校准，用于分配完全数字化的解决方案，
延迟，倍频，分频和相移时钟
信号。
这些元素组成，如图
图1 。
环形
的IOB的包围个CLB的常规数组。该XC3S50
具有的RAM块的单个列嵌入到数组中。
这些设备包括从XC3S200到XC3S2000
有块RAM的两列。该XC3S4000和
XC3S5000器件有四个内存列。每列
是由若干个18 - Kbit的RAM块;每个块是
用专用的乘数相关联。在DCM中的位置
tioned在外部RAM块的列的端部。
在Spartan-3系列拥有丰富的痕迹网
交换机互连所有五个功能元件
其中发射信号。每个功能单元
具有相关联的开关矩阵，其允许多个CON-
nections到路由。
DS099-1_01_032703
注意事项：
在XC3S4000和XC3S5000 1.两个额外的块RAM列
设备被用虚线示出。该XC3S50只有块RAM
在最左边列中。
图1：
Spartan-3系列架构
4
www.xilinx.com
DS099-1 （ V2.4 ） 2008年6月25日
产品speci fi cation
R
Spartan-3系列FPGA系列：介绍和订购信息
存储配置推荐内存
数据是低成本的Xilinx Platform闪存PROM的家庭，
其包括的XCF00S PROM的串行结构
和较高的密度XCF00P PROM的用于并行或串行
配置。
CON组fi guration
Spartan-3系列FPGA是通过加载配置编程
数据转化为强大的，可重复编程，静态CMOS的配置
灰锁存器（覆铜板） ，它们共同控制所有功能
元素和布线资源。之前，在电
FPGA中的配置数据被存储在外部的一个PROM或
其它一些非挥发性介质打开或关闭主板。
接通电源后，配置数据被写入到
FPGA采用以下五种不同的模式：主并行，
从并行，串行主，从串和边界
扫描（JTAG） 。主从并行模式下使用
8位宽SelectMAP端口。
标准
类别
单端
GTL
GTL技术
I / O功能
的Spartan-3器件中的SelectIO功能支持18赎罪
作为上市GLE端标准和8个不同的标准
表2中。
许多标准的支持DCI功能，
使用集成的终端，以消除不必要的信号
反思..
V
CCO
(V)
不适用
表2：
支持的Spartan-3系列信号标准
描述
类
终止
PLUS
HSTL
高速收发器逻辑
1.5
I
III
1.8
I
II
III
LVCMOS
低电压CMOS
1.2
1.5
1.8
2.5
3.3
LVTTL
PCI
SSTL
低压晶体管 - 晶体管逻辑
外围组件互连
低压CMOS逻辑器件
3.3
3.0
1.8
不适用
不适用
不适用
不适用
不适用
不适用
33兆赫
(1)
N / A （ ± 6.7毫安）
N / A （ ± 13.4毫安）
2.5
I
II
迪FF erential
LDT
（ ULVDS ）
LVDS
闪电数据传输（超传输 ）
逻辑
低电压差分信号
2.5
不适用
标准
公共汽车
扩展模式
LVPECL
RSDS
HSTL
SSTL
低电压正射极耦合逻辑
降低摆幅差分信号
差分高速收发器逻辑
差分低压CMOS逻辑器件
2.5
2.5
1.8
2.5
不适用
不适用
II
II
LDT_25
LVDS_25
BLVDS_25
LVDSEXT_25
LVPECL_25
RSDS_25
DIFF_HSTL_II_18
DIFF_SSTL2_II
No
是的
No
是的
No
No
是的
是的
符号
（ IOSTANDARD ）
GTL
GTLP
HSTL_I
HSTL_III
HSTL_I_18
HSTL_II_18
HSTL_III_18
LVCMOS12
LVCMOS15
LVCMOS18
LVCMOS25
LVCMOS33
LVTTL
PCI33_3
SSTL18_I
SSTL18_II
SSTL2_I
SSTL2_II
DCI
选项
是的
是的
是的
是的
是的
是的
是的
No
是的
是的
是的
是的
No
No
是的
No
是的
是的
注意事项：
1. 66 MHz的PCI不支持赛灵思IP核，虽然PCI66_3是可用的I / O标准。
DS099-1 （ V2.4 ） 2008年6月25日
产品speci fi cation
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5
0
R
Spartan-3系列FPGA系列：
完整的数据表
0
0
2005年DS099 1月17日，
本文件包含的所有四个模块的Spartan -3 FPGA数据资料。
模块1 ：
介绍和订购信息
DS099-1 （ V1.4 ） 2005年1月17日
6页
介绍
特点
结构概述
产品供货
用户I / O表
订购信息
模块三：
DC和开关特性
DS099-3 （ V1.5 ）二〇〇四年十二月十七日
39页
DC电气特性
- 绝对最大额定值
- 电源电压规格
- 推荐工作条件
- 直流特性
开关特性
- I / O时序
- 内部逻辑时序
- DCM时序
- 配置和JTAG时序
模块二：
功能说明
DS099-2 （ V1.3 ） 2004年8月24日
40页
IOB的
- IOB概述
- 的SelectIO 信号标准
CLB概述
块RAM
专用乘法器
数字时钟管理器（ DCM ）
- 时钟网络
CON组fi guration
模块四：
引脚说明
DS099-4 （ V1.6 ） 2005年1月17日
112页
引脚说明
- 引脚的行为时配置
包装概览
接脚分布表
- 足迹
重要注意事项：
Spartan-3系列FPGA的数据表中创建并发布在单独的模块。这个完整版
提供了方便的下载和完整文档的搜索。页，图和表格中的数字从1开始的
各模块，并且每个模块都具有它自己的版本历史底。使用PDF "Bookmarks"轻松导航
此卷。
2005 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
2005年DS099 1月17日，
www.xilinx.com
06
R
Spartan-3系列FPGA系列：
简介和订购
信息
0
DS099-1 （ V1.4 ） 2005年1月17日
0
初步产品规格
三电源轨：核心（ 1.2V ） ， I / O的（ 1.2V至
3.3V ） ，和辅助用途（ 2.5V ）
的SelectIO 信号
- 多达784个I / O引脚
- 每次我622 Mb / s的数据传输率/ O
- 18单端信号标准
- 6差分I / O标准，包括LVDS ， RSDS
- 终止了数控阻抗
- 信号摆幅范围为1.14V至3.45V
- 双数据速率（ DDR ）支持
逻辑资源
- 丰富的逻辑单元与移位寄存器功能
- 宽多路复用器
- 快速先行进位逻辑
- 专用18× 18乘法器
- 符合IEEE 1149.1 / 1532兼容的JTAG逻辑
SelectRAM 分层存储
- 截至1872 Kbits的总块RAM的
- 高达520 Kbit的总分布式RAM的
数字时钟管理器（最多四个DCM的）
- 时钟偏移消除
- 频率合成
- 高分辨率移相
八个全局时钟线和丰富的路由
赛灵思ISE开发系统完全支持
- 综合，映射，布局和布线
的MicroBlaze 处理器，PCI和其它芯
无铅封装选项
低功耗Spartan -3L系列和汽车
Spartan-3系列XA系列选项
最大
迪FF erential
I / O对
56
76
116
175
221
270
312
344
介绍
斯巴达 -3系列现场可编程门阵列
是专门设计来满足高容量的需求，
成本敏感的消费电子应用。该
八口之家提供的密度范围从5万到
500万个系统门，如图
表1中。
在Spartan-3系列是建立在早先的成功
的Spartan- IIE系列通过增加逻辑量
资源，内部RAM的容量，总数
的I / O ，以及性能的总体水平，以及通过
提高时钟管理功能。众多
从增强国家的最先进的的Virtex得到-II技
术。这些Spartan-3系列的增强，结合
先进的工艺技术，实现了更多的功能
和每美元的带宽比以前可能，设定
在可编程逻辑行业廷的新标准。
因为他们的成本非常低， Spartan-3系列FPGA中的
非常适用于广泛的消费电子产品
应用，包括宽带接入，家庭网络 -
荷兰国际集团，显示器/投影和数字电视设备。
在Spartan-3系列是一个更好的选择，以掩盖亲
编程的ASIC。 FPGA的避免了初期成本高，在
漫长的开发周期，以及固有的僵化
传统的ASIC。此外， FPGA的可编程许可证
设计升级，在现场没有更换硬件
必要时，是不可能用的ASIC。
-
特点
成本极低，适用于高性能逻辑解决方案
大容量，面向消费者的应用
- 密度高达74880个逻辑单元
表1：
的Spartan-3系列FPGA的属性摘要
系统等效
盖茨逻辑单元行列总的CLB
50K
200K
400K
1M
1.5M
2M
4M
5M
1,728
4,320
8,064
17,280
29,952
46,080
62,208
74,880
16
24
32
48
64
80
96
104
12
20
28
40
52
64
72
80
192
480
896
1,920
3,328
5,120
6,912
8,320
CLB阵列
（一CLB =四片）
设备
XC3S50
2
XC3S200
2
XC3S400
2
XC3S1000
2, 3
XC3S1500
3
XC3S2000
XC3S4000
3
XC3S5000
分布
RAM（位
1
)
12K
30K
56K
120K
208K
320K
432K
520K
块RAM
（位
1
)
72K
216K
288K
432K
576K
720K
1,728K
1,872K
专用
乘
4
12
16
24
32
40
96
104
DCM的
2
4
4
4
4
4
4
4
最大
用户I / O
124
173
264
391
487
565
712
784
注意事项：
1.按照惯例， 1 KB等于1,024位。
2.这些器件采用Xilinx汽车版本中所描述
DS314 ：
Spartan-3系列汽车XA FPGA系列。
3. XC3S1000 ， XC3S1500和XC3S4000也可在较低的静态功耗版本中所描述
DS313 ：
的Spartan- 3L低功耗FPGA系列。
2005 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS099-1 （ V1.4 ） 2005年1月17日
初步产品规格
www.xilinx.com
1
Spartan-3系列FPGA系列：介绍和订购信息
R
结构概述
在Spartan-3系列架构由五个丰达
心理可编程功能要素：
可配置逻辑块（CLB ）包含基于RAM的
查找表（LUT ）来实现逻辑和存储
元件可被用作触发器或锁存器。
个CLB可以被编程以执行多种
逻辑功能以及存储数据。
输入/输出块（ IOB的）控制数据流
在I / O引脚和的内部逻辑之间
装置。每个IOB支持双向数据流加
三态运行。二十四个不同的信号
标准，
INCLUDING
七
高性能
不同的标准，可以作为显示在
表2中。
双倍数据速率（ DDR ）寄存器
包括在内。该数控阻抗（ DCI ）
功能提供自动的片上端接，
简化电路板设计。
块RAM提供数据存储在18 - Kbit的形式
双端口块。
乘法器模块接受两个18位的二进制数为
输入和计算产品。
数字时钟管理器（ DCM）模块提供
自校准，用于分配完全数字化的解决方案，
延迟，倍频，分频和相移时钟
信号。
这些元素组成，如图
图1 。
环形
的IOB的包围个CLB的常规数组。该XC3S50
具有的RAM块的单个列嵌入到数组中。
这些设备包括从XC3S200到XC3S2000
有块RAM的两列。该XC3S4000和
XC3S5000器件有四个内存列。每列
是由若干个18K位的RAM块;每个块是
用专用的乘数相关联。在DCM中的位置
tioned在外部RAM块的列的端部。
在Spartan-3系列拥有丰富的痕迹网
交换机互连所有五个功能元件
其中发射信号。每个功能单元
具有相关联的开关矩阵，其允许多个CON-
nections到路由。
DS099-1_01_032703
注意事项：
在XC3S4000和XC3S5000 1.两个额外的块RAM列
设备被用虚线示出。该XC3S50只有块RAM
在最左边列中。
图1：
Spartan-3系列架构
2
6
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DS099-1 （ V1.4 ） 2005年1月17日
初步产品规格
R
Spartan-3系列FPGA系列：介绍和订购信息
其包括的XCF00S PROM的串行结构
和较高的密度XCF00P PROM的用于并行或串行
配置。
CON组fi guration
Spartan-3系列FPGA是通过加载配置编程
数据转化为强大的静态存储单元，它们共同控制
所有的功能元素和路由资源。 pow-前
化工e圈在FPGA中，配置数据存储在外部
一个PROM或一些其它非易失性介质或开或关
董事会。接通电源后，将配置数据
写入使用任何的5种不同的模式在FPGA ： Mas-
器并行，从并行，串行主，从机串口和
边界扫描（ JTAG ） 。主机和从机并行
模式使用一个8位宽的SelectMAP 端口。
存储配置推荐内存
数据是低成本的Xilinx Platform闪存PROM的家庭，
标准
类别
单端
I / O功能
的Spartan-3器件中的SelectIO功能支持18赎罪
作为上市GLE端标准和6个标准差
表2中。
许多标准的支持DCI功能，
使用集成的终端，以消除不必要的信号
反射。
表3
示出的用户的数目的I / O ，以及
作为差分I / O对针对各个数
器件/封装组合。
表2：
支持的Spartan-3系列信号标准
描述
GTL技术
高速收发器逻辑
V
CCO
(V)
不适用
1.5
1.8
类
终止
PLUS
HSTL
I
III
I
II
III
LVCMOS
低电压CMOS
1.2
1.5
1.8
2.5
3.3
LVTTL
PCI
SSTL
低压晶体管 - 晶体管逻辑
外围组件互连
低压CMOS逻辑器件
3.3
3.0
1.8
2.5
迪FF erential
符号
GTL
GTLP
HSTL_I
HSTL_III
HSTL_I_18
HSTL_II_18
HSTL_III_18
LVCMOS12
LVCMOS15
LVCMOS18
LVCMOS25
LVCMOS33
LVTTL
PCI33_3
SSTL18_I
SSTL18_II
SSTL2_I
SSTL2_II
DCI
选项
是的
是的
是的
是的
是的
是的
是的
No
是的
是的
是的
是的
No
No
是的
No
是的
是的
GTL
不适用
不适用
不适用
不适用
不适用
不适用
33兆赫
N / A （ ± 6.7毫安）
N / A （ ± 13.4毫安）
I
II
LDT
（ ULVDS ）
LVDS
闪电数据传输
（超传输 ）
低电压差分信号
2.5
不适用
标准
公共汽车
扩展模式
LDT_25
LVDS_25
BLVDS_25
LVDSEXT_25
LVPECL_25
RSDS_25
No
是的
No
是的
No
No
LVPECL
RSDS
低电压正射极耦合
逻辑
降低摆幅差分信号
2.5
2.5
不适用
不适用
DS099-1 （ V1.4 ） 2005年1月17日
初步产品规格
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3
Spartan-3系列FPGA系列：介绍和订购信息
表3：
Spartan-3系列的I / O表
用户I / O和差分（DIFF ） I / O对
VQ100
VQG100
设备
XC3S50
XC3S200
XC3S400
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
用户
63
63
-
-
-
-
-
-
差异
29
29
-
-
-
-
-
-
CP132
CPG132
用户
89
-
-
-
-
-
-
-
差异
44
-
-
-
-
-
-
-
TQ144
TQG144
用户
97
97
97
-
-
-
-
-
差异
46
46
46
-
-
-
-
-
PQ208
PQG208
用户
124
141
141
-
-
-
-
-
差异
56
62
62
-
-
-
-
-
FT256
FTG256
用户
-
173
173
173
-
-
-
-
差异
-
76
76
76
-
-
-
-
FG320
FGG320
用户
-
-
221
221
221
-
-
-
差异
-
-
100
100
100
-
-
-
FG456
FGG456
用户
-
-
264
333
333
333
-
-
差异
-
-
116
149
149
149
-
-
FG676
FGG676
用户
-
-
-
391
487
489
489
-
差异
-
-
-
175
221
221
221
-
FG900
FGG900
用户
-
-
-
-
-
565
633
633
差异
-
-
-
-
-
270
300
300
FG1156
FGG1156
用户
-
-
-
-
-
-
712
784
差异
-
-
-
-
-
-
312
344
R
注意事项：
1.在一个给定的包列中列出的所有设备选项是引脚兼容的。
2.用户=用户I / O引脚。差异=差分I / O对。
包装标志
面膜修改代码
制作代码
F =联电8D （200毫米）
G = UMC 12A （300毫米）
R
R
设备类型
包
速度等级
温度范围
斯巴达
XC3S50
TM
PQ208AFQ0350
xxxxxxxxx
4C
工艺技术
Q = 90纳米
日期代码
批号
ds099-1_03_011705
4
6
www.xilinx.com
DS099-1 （ V1.4 ） 2005年1月17日
初步产品规格
<BL Blue>
R
Platform Flash在系统
可编程配置
PROM的
产品speci fi cation
DS123 （ V2.9 ） 2006年5月9日
0
特点
在系统可编程PROM中的配置
赛灵思FPGA
低功耗先进的CMOS NOR闪存工艺
20,000编程/擦除周期耐力
工作在整个工业温度范围
（ -40℃至+ 85℃）
IEEE标准1149.1 / 1532边界扫描（ JTAG ）
支持程序设计，原型设计和测试
标准FPGA的JTAG命令启动
CON组fi guration
级联存储较长或多个比特流
专用边界扫描（ JTAG ） I / O电源
(V
CCJ
)
I / O引脚兼容电压等级从
1.5V至3.3V
设计支持使用Xilinx ISE联盟和
基金会ISE系列软件包
XCF01S/XCF02S/XCF04S
3.3V电源电压
系列FPGA配置界面（最多33兆赫）
可在小尺寸的VO20和VOG20
包。
1.8V电源电压
串行或并行FPGA配置接口
（高达33 MHz）的
可在小尺寸VO48 ， VOG48 ， FS48 ，
和FSG48包
设计修改技术实现了存储和
访问多个设计修订的
CON组fi guration
内置的数据解压缩兼容赛灵思
先进的压缩技术
XCF08P/XCF16P/XCF32P
表1：
平台上的Flash PROM特点
设备
密度
V
CCINT
V
CCO
范围
V
CCJ
范围
套餐
节目
在系统
通过JTAG
串行
CONFIG 。
并行
CONFIG 。
设计
Revisioning
压缩
XCF01S
XCF02S
XCF04S
XCF08P
XCF16P
XCF32P
1兆位
2兆位
4兆位
8兆位
16兆位
32兆位
3.3V
3.3V
3.3V
1.8V
1.8V
1.8V
1.8V – 3.3V 2.5V – 3.3V
1.8V – 3.3V 2.5V – 3.3V
1.8V – 3.3V 2.5V – 3.3V
1.5V – 3.3V 2.5V – 3.3V
1.5V – 3.3V 2.5V – 3.3V
1.5V – 3.3V 2.5V – 3.3V
VO20/VOG20
VO20/VOG20
VO20/VOG20
VO48/VOG48
FS48/FSG48
VO48/VOG48
FS48/FSG48
VO48/VOG48
FS48/FSG48
描述
赛灵思推出平台的Flash一连串的系统
可编程配置PROM 。可在1到32
兆位（兆位）的密度，这些PROM中提供
易于使用，具有成本效益，并且可重新编程的方法
用于存储大量的Xilinx FPGA配置比特流。该
平台闪存PROM系列包括两个3.3V
XCFxxS PROM和1.8V XCFxxP PROM 。该XCFxxS
版本包括4兆位， 2 - Mb和1兆位PROM的那
支持主串行和从串行FPGA配置
模式（图
1 ，第2页） 。
该XCFxxP版本包括
支持主站32兆位， 16兆位，和8兆比特PROM的
串行，从串行，主动SelectMAP和从
SelectMAP FPGA配置模式（图
2 ，第2页） 。
的平台闪存PROM家人摘要
并且支持的功能显示在
表1中。
2003-2006 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
PowerPC是IBM公司的商标。所有其他商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS123 （ V2.9 ） 2006年5月9日
www.xilinx.com
1
R
Platform Flash在系统可编程配置PROM
CLK
CE
OE /复位
TCK
TMS
TDI
TDO
控制
和
JTAG
接口
数据
内存
地址
数据
串行
接口
首席执行官
数据（ D0 ）
串行模式
CF
ds123_01_30603
图1：
XCFxxS平台闪存PROM框图
FI
CLK
CE
EN_EXT_SEL
OE /复位
忙
OSC
解压缩器
TCK
TMS
TDI
TDO
CLKOUT
控制
和
JTAG
接口
数据
地址
内存
数据
串行
or
并行
接口
首席执行官
数据（ D0 ）
（串行/并行模式）
D[1:7]
（并行模式）
CF
REV_SEL [1 ：0]的
ds123_19_122105
图2：
XCFxxP平台闪存PROM框图
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。具有CF的高，一
CE和OE启用后，存取时间短，数据
可在PROM的数据（ D0）销连接到
FPGA的DIN引脚。新的数据是可用很短的访问
之后的每个时钟上升沿的时间。在FPGA生成
时钟脉冲的适当数目，完成
配置。
当FPGA处于从串行模式下， PROM和
FPGA都时钟由外部时钟源，或
可选的只有XCFxxP PROM ， PROM的可
用来驱动FPGA的配置时钟。
该XCFxxP版本的平台的Flash PROM也
支持主动SelectMAP和从动SelectMAP （或
从并行） FPGA配置模式。当FPGA
在主SelectMAP模式下，FPGA生成
配置时钟驱动PROM 。当FPGA
是从SelectMAP模式，无论是外部振荡器
将生成的配置时钟驱动存储器PROM和
在FPGA ，或任选的XCFxxP PROM可用于
驱动FPGA的配置时钟。繁忙和低
CF高， CE和OE启用后，数据可在
DS123 （ V2.9 ） 2006年5月9日
在PROM的数据（D0 - D7 ）引脚。新的数据是可用
之后的每个时钟上升沿短的存取时间。该数据是
时钟到FPGA上的下一个上升沿
CCLK 。一个自由运行的振荡器可以在从使用
并行/从SelecMAP模式。
该XCFxxP版本的平台的Flash PROM的规定
额外的高级功能。内置的数据解压缩
支持利用压缩PROM的文件，并设计
修订允许多个设计修改存储在
一个PROM或存储在多个PROM中。设计
revisioning ，外部引脚或内部控制位来
选择活动的设计修改。
多平台闪存PROM设备可级联
支持在需要时较大的配置文件
针对大型FPGA器件或针对多个FPGA
菊花链方式连接在一起。当利用先进
特点为XCFxxP平台的Flash PROM ，如
设计修订，其中编程跨度级联文件
PROM器件只能用于级联链被创建
只包含XCFxxP PROM中。如果高级XCFxxP
功能没有启用，那么级联链可
包括XCFxxP和XCFxxS PROM中。
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2
R
Platform Flash在系统可编程配置PROM
该平台的Flash PROM的与所有现有的FPGA器件系列的兼容。赛灵思FPGA的参考名单，
相应的兼容平台的Flash PROM中给出了
表2中。
平台闪存PROM和他们的能力的名单
在给定的
表3 ，第4页。
表2：
Xilinx FPGA和兼容的平台的Flash
PROM的
FPGA
的Virtex - 5 LX
XC5VLX30
XC5VLX50
XC5VLX85
XC5VLX110
XC5VLX220
XC5VLX330
的Virtex- 4 LX
XC4VLX15
XC4VLX25
XC4VLX40
XC4VLX60
XC4VLX80
XC4VLX100
XC4VLX160
XC4VLX200
的Virtex- 4 FX
XC4VFX12
XC4VFX20
XC4VFX40
XC4VFX60
XC4VFX100
XC4VFX140
的Virtex- 4 SX
XC4VSX25
XC4VSX35
XC4VSX55
的Virtex - II Pro X中
XC2VPX20
XC2VPX70
的Virtex -II Pro的
XC2VP2
XC2VP4
XC2VP7
XC2VP20
XC2VP30
XC2VP40
XC2VP50
XC2VP70
XC2VP100
1,305,376
3,006,496
4,485,408
8,214,560
11,589,920
15,868,192
19,021,344
26,098,976
34,292,768
XCF02S
XCF04S
XCF08P
XCF08P
XCF16P
XCF16P
XCF32P
XCF32P
XCF32P
(2)
8,214,560
26,098,976
XCF08P
XCF32P
9,147,648
13,700,288
22,749,184
XCF16P
XCF16P
XCF32P
4,765,568
7,242,624
14,936,192
21,002,880
33,065,408
47,856,896
XCF08P
XCF08P
XCF16P
XCF32P
XCF32P
XCF32P+XCF16P
4,765,568
7,819,904
12,259,712
17,717,632
23,291,008
30,711,680
40,347,008
51,367,808
XCF08P
XCF08P
XCF16P
XCF32P
XCF32P
XCF32P
XCF32P+XCF08P
XCF32P+XCF32P
8,374,016
12,556,672
21,845,632
29,124,608
53,139,456
XCF08P
XCF16P
XCF32P
XCF32P
XCF32P+XCF32P
表2：
Xilinx FPGA和兼容的平台的Flash
PROM的
（续）
FPGA
的Virtex-II
(3)
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
的Virtex -E
XCV50E
XCV100E
XCV200E
XCV300E
XCV400E
XCV405E
XCV600E
XCV812E
XCV1000E
XCV1600E
XCV2000E
XCV2600E
XCV3200E
VIRTEX
XCV50
XCV100
XCV150
XCV200
XCV300
XCV400
XCV600
XCV800
XCV1000
Spartan-3E
XC3S100E
XC3S250E
XC3S500E
581,344
1,352,192
2,267,136
XCF01S
XCF02S
XCF04S
559,200
781,216
1,040,096
1,335,840
1,751,808
2,546,048
3,607,968
4,715,616
6,127,744
XCF01S
XCF01S
XCF01S
XCF02S
XCF02S
XCF04S
XCF04S
XCF08P
XCF08P
630,048
863,840
1,442,016
1,875,648
2,693,440
3,430,400
3,961,632
6,519,648
6,587,520
8,308,992
10,159,648
12,922,336
16,283,712
XCF01S
XCF01S
XCF02S
XCF02S
XCF04S
XCF04S
XCF04S
XCF08P
XCF08P
XCF08P
XCF16P
XCF16P
XCF16P
360,096
635,296
1,697,184
2,761,888
4,082,592
5,659,296
7,492,000
10,494,368
15,659,936
21,849,504
29,063,072
XCF01S
XCF01S
XCF02S
XCF04S
XCF04S
XCF08P
XCF08P
XCF16P
XCF16P
XCF32P
XCF32P
CON组fi guration
流
平台上的Flash PROM
(1)
CON组fi guration
流
平台上的Flash PROM
(1)
79704832 XCF32P + XCF32P + XCF16P
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3
R
Platform Flash在系统可编程配置PROM
表2：
Xilinx FPGA和兼容的平台的Flash
PROM的
（续）
FPGA
XC3S1200E
XC3S1600E
Spartan-3L
XC3S1000L
XC3S1500L
XC3S5000L
Spartan-3
XC3S50
XC3S200
XC3S400
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
的Spartan- IIE
XC2S50E
XC2S100E
XC2S150E
XC2S200E
XC2S300E
XC2S400E
XC2S600E
的Spartan- II
XC2S15
XC2S30
XC2S50
XC2S100
XC2S150
XC2S200
注意事项：
1.
2.
3.
如果设计修订或其他高级功能的支持
需要时， XCFxxP可以作为一种替代
XCF01S ， XCF02S ，或XCF04S 。
假设使用的压缩。
最大可能的Virtex-II比特流大小来指定。参考
与Virtex -II用户指南关于bitgen选项的信息
影响比特流的大小。
程序设计
在系统编程
在系统可编程的PROM可编程
单独或两个以上的可以菊花链连接在一起
并通过标准的4针JTAG在系统编程
协议中所示
网络连接gure 3 。
在系统编程
提供快速，高效的设计迭代和消除
不必要的包裹处理和管座。该
编程数据序列被输送到装置
无论是采用Xilinx公司的iMPACT软件和赛灵思下载
电缆，一个第三方的JTAG开发系统，一
JTAG兼容板测试仪，或一个简单的微处理器
接口仿真JTAG指令序列。该
iMPACT软件能同时输出串行矢量格式（ SVF ）
文件与任何工具的使用接受SVF格式，包括
自动测试设备。在系统内编程，
首席执行官输出驱动为高电平。所有其他输出都在举行
高阻抗状态，或在在钳位电平举行
在系统编程。在系统编程是完全
横跨推荐的工作电压支撑并
温度范围。
CON组fi guration
流
3,832,320
5,957,760
3,223,488
5,214,784
13,271,936
439,264
1,047,616
1,699,136
3,223,488
5,214,784
7,673,024
11,316,864
13,271,936
630,048
863,840
1,134,496
1,442,016
1,875,648
2,693,440
3,961,632
197,696
336,768
559,200
781,216
1,040,096
1,335,840
平台上的Flash PROM
(1)
XCF04S
XCF08P
XCF04S
XCF08P
XCF16P
XCF01S
XCF01S
XCF02S
XCF04S
XCF08P
XCF08P
XCF16P
XCF16P
XCF01S
XCF01S
XCF02S
XCF02S
XCF02S
XCF04S
XCF04S
V
CC
XCF01S
GND
XCF01S
XCF01S
XCF01S
XCF01S
XCF02S
(a)
(b)
DS026_02_082703
图3：
JTAG在系统编程操作
（一）焊接设备到PCB
（二）计划使用下载电缆
OE /复位
1/2/4兆位XCFxxS平台的Flash PROM的在系统
规划算法导致发行内部的
设备复位，导致OE / RESET脉冲低电平。
外部编程
赛灵思可重新编程的PROM ，也可以通过编程
赛灵思MULTIPRO桌面工具或第三方设备
程序员。这提供了使用的附加的灵活性
具有在系统可编程预编程的设备
选项为今后的改进和设计变更。
表3：
平台上的Flash PROM容量
平台
闪存PROM
XCF01S
XCF02S
XCF04S
CON组fi guration
位
平台
闪存PROM
CON组fi guration
位
8,388,608
16,777,216
33,554,432
1,048,576 XCF08P
2,097,152 XCF16P
4,194,304 XCF32P
DS123 （ V2.9 ） 2006年5月9日
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4
R
Platform Flash在系统可编程配置PROM
操作。对于XCFxxS PROM ，读保护
安全位被置为整个设备，并重新读
保护安全位需要擦除整个设备。为
在XCFxxP PROM的读保护安全位可设置
对于个性化的设计修改，并重新读
保护位要求删除特定的设计修改。
可靠性和耐用性
赛灵思在系统可编程产品提供
20000保证耐力水平系统
编程/擦除周期和20的最小数据保持
年。每个器件满足所有的功能，性能和
在此忍耐极限数据保存规范。
写保护
设计安全性
赛灵思在系统可编程平台闪存PROM
器件集成了先进的数据安全功能，以充分
防止未经授权的FPGA编程数据
通过JTAG读取。该XCFxxP PROM的也可以是
编程以防止意外的写入通过JTAG 。
表4
和
表5
显示可用的安全设置
在XCFxxS PROM和XCFxxP PROM ，分别。
该XCFxxP PROM设备还允许用户编写
保护（或锁定），特定的设计修改，以防止
无意擦除或编程操作。一旦设定，
写保护安全位为个性化的设计修改
必须复位（使用UNLOCK命令后面
ISC_ERASE命令）擦除或编程前
就可以执行操作。
表4：
XCFxxS设备数据安全选项
读保护
读保护安全位可以由用户来设定
防止内部编程模式被读取或
通过JTAG复制。读保护并不妨碍写
表5：
XCFxxP设计修订数据安全选项
读保护
复位（默认）
复位（默认）
SET
SET
读保护
复位（默认）
SET
读取/验证
抑制
节目
抑制
抹去
抑制
写保护
复位（默认）
SET
复位（默认）
SET
读取/验证
抑制
抑制方案
擦除抑制的
IEEE 1149.1边界扫描（ JTAG ）
该平台闪存PROM系列是与IEEE兼容
1149.1边界扫描标准和IEEE 1532
在系统配置标准。测试访问端口（TAP ）
并提供寄存器，支持所有必要的边界
扫描的指令，以及许多可选的
由IEEE标准规定的说明。 1149.1 。此外，该
JTAG接口用于实现在系统编程
商（ISP） ，以方便配置，擦除和验证
操作平台的Flash PROM设备上。
表6
第6页
列出了必需的和可选的边界扫描
在平台闪存PROM中支持的指令。参考
以IEEE标准。 1149.1规范的完整
的边界扫描体系结构的描述和所要求的
和可选说明。
注意！
该XCFxxP JTAG TAP暂停状态是不完全符合
在JTAG 1149.1规范。如果一个JTAG移位操作的暂时停顿
要求，则停止JTAG TCK时钟和维护中的JTAG TAP
JTAG移位IR或Shift -DR TAP状态。不要过渡XCFxxP JTAG TAP
通过JTAG暂停IR或暂停-DR TAP状态暂时暂停
JTAG移位操作。
指令寄存器
指令寄存器（ IR）为平台闪存PROM
的指令期间被连接到TDI和TDO之间
扫描序列。在准备的指令扫描
序，指令寄存器的并行加载了
固定指令捕捉模式。这个图案被移出
到TDO （ LSB在前），在指令移入
指令寄存器从TDI 。
XCFxxS指令寄存器（ 8位宽）
的指令寄存器（IR ）的XCFxxS PROM是8
位宽，并且在一个连接TDI和TDO之间
指令扫描序列。的详细组成
指令俘获模式中示出
表7中，第6页。
该指令捕捉模式移出XCFxxS的
装置包括红外[7：0 ] 。 IR [ 7：5]是保留位，并且设置
至逻辑0。该控制器状态字段，红外[4]，包含逻辑1，如果
该设备是目前在系统配置（ ISC ）
模式;否则，它包含逻辑0的安全字段，
IR [3]，包含逻辑1，如果该设备已经被编程
在安全选项打开的情况;否则，它包含
DS123 （ V2.9 ） 2006年5月9日
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5
0
R
Spartan-3系列FPGA系列：
完整的数据表
0
0
DS099
7月13日，
2004
先期产品技术说明
本文件包含的所有四个模块的Spartan -3 FPGA数据资料。
模块1 ：
介绍和订购信息
DS099-1 （ V1.2 ） 2003年12月24日
6页
介绍
特点
结构概述
产品供货
用户I / O表
订购信息
模块三：
DC和开关特性
DS099-3 （ V1.3 ） 2004年3月4日
40页
DC电气特性
- 绝对最大额定值
- 电源电压规格
- 推荐工作条件
- 直流特性
开关特性
- I / O时序
- 核心逻辑时序
- DCM时序
- 配置和JTAG时序
模块二：
功能说明
DS099-2 （ V1.2 ） 2003年7月11日
40页
IOB的
- IOB概述
- 的SelectIO 信号标准
CLB概述
块RAM
专用乘法器
数字时钟管理器（ DCM ）
- 时钟网络
CON组fi guration
模块四：
引脚说明
DS099-4 （ V1.5 ）
7月13日，
2004
106页
引脚说明
- 引脚的行为时配置
包装概览
接脚分布表
- 足迹
重要注意事项：
Spartan-3系列FPGA的数据表中创建并发布在单独的模块。这个完整版
提供了方便的下载和完整文档的搜索。页，图和表格中的数字从1开始的
各模块，并且每个模块都具有它自己的版本历史底。使用PDF "Bookmarks"轻松导航
此卷。
2003-2004 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS099
7月13日，
2004
先期产品技术说明
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1-800-255-7778
06
R
Spartan-3系列FPGA系列：
简介和订购
信息
0
DS099-1 （ V1.2 ） 2003年12月24日
0
先期产品技术说明
密度高达74880个逻辑单元
326 MHz的系统时钟速率
三电源轨：核心（ 1.2V ） ， I / O的（ 1.2V至
3.3V ） ，和辅助用途（ 2.5V ）
的SelectIO 信号
- 多达784个I / O引脚
- 每次我622 Mb / s的数据传输率/ O
- 十七单端信号的标准
- 七差分信号标准，包括LVDS
- 终止了数控阻抗
- 信号摆幅范围为1.14V至3.45V
- 双数据速率（ DDR ）支持
逻辑资源
- 丰富的逻辑单元与移位寄存器功能
- 宽多路复用器
- 快速先行进位逻辑
- 专用18× 18乘法器
- 符合IEEE 1149.1 / 1532兼容的JTAG逻辑
特定网络阳离子
SelectRAM 分层存储
- 截至1872 Kbits的总块RAM的
- 高达520 Kbit的总分布式RAM的
数字时钟管理器（最多四个DCM的）
- 时钟偏移消除
- 频率合成
- 高分辨率移相
八个全局时钟线和丰富的路由
赛灵思ISE开发系统完全支持
- 综合，映射，布局和布线
MicroBlaze处理器，PCI和其它芯
-
-
-
介绍
斯巴达 -3系列现场可编程门阵列
是专门设计来满足高容量的需求，
成本敏感的消费电子应用。该
八口之家提供的密度范围从5万到
500万个系统门，如图
表1中。
在Spartan-3系列是建立在早先的成功
的Spartan- IIE系列通过增加逻辑量
资源，内部RAM的容量，总数
的I / O ，以及性能的总体水平，以及通过
提高时钟管理功能。众多
从增强国家的最先进的的Virtex得到-II技
术。这些Spartan-3系列的增强，结合
先进的工艺技术，实现了更多的功能
和每美元的带宽比以前可能，设定
在可编程逻辑行业廷的新标准。
因为他们的成本非常低， Spartan-3系列FPGA中的
非常适用于广泛的消费电子产品
应用，包括宽带接入，家庭网络 -
荷兰国际集团，显示器/投影和数字电视设备。
在Spartan-3系列是一个更好的选择，以掩盖亲
编程的ASIC。 FPGA的避免了初期成本高，在
漫长的开发周期，以及固有的僵化
传统的ASIC。此外， FPGA的可编程许可证
设计升级，在现场没有更换硬件
必要时，是不可能用的ASIC。
特点
革命性的90纳米制程技术
成本极低，适用于高性能逻辑解决方案
大容量，面向消费者的应用
CLB阵列
（一CLB =四片）
排
16
24
32
48
64
80
96
104
列总的CLB
12
20
28
40
52
64
72
80
192
480
896
1,920
3,328
5,120
6,912
8,320
表1：
的Spartan-3系列FPGA的属性摘要
系统
门
50K
200K
400K
1M
1.5M
2M
4M
5M
逻辑
细胞
1,728
4,320
8,064
17,280
29,952
46,080
62,208
74,880
分布
RAM（位
1
)
12K
30K
56K
120K
208K
320K
432K
520K
块RAM
（位
1
)
72K
216K
288K
432K
576K
720K
1,728K
1,872K
专用
乘
4
12
16
24
32
40
96
104
最大
用户I / O
124
173
264
391
487
565
712
784
最大
迪FF erential
I / O对
56
76
116
175
221
270
312
344
设备
XC3S50
XC3S200
XC3S400
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
DCM的
2
4
4
4
4
4
4
4
注意事项：
1.按照惯例， 1 KB等于1,024位。
2003 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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先期产品技术说明
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1
Spartan-3系列FPGA系列：介绍和订购信息
R
结构概述
在Spartan-3系列架构由五个丰达
心理可编程功能要素：
可配置逻辑块（CLB ）包含基于RAM的
查找表（LUT ）来实现逻辑和存储
元件可被用作触发器或锁存器。
个CLB可以被编程以执行多种
逻辑功能以及存储数据。
输入/输出块（ IOB的）控制数据流
在I / O引脚和的内部逻辑之间
装置。每个IOB支持双向数据流加
三态运行。二十四个不同的信号
标准，
INCLUDING
七
高性能
不同的标准，可以作为显示在
表2中。
双倍数据速率（ DDR ）寄存器
包括在内。该数控阻抗（ DCI ）
功能提供自动的片上端接，
简化电路板设计。
块RAM提供数据存储在18 - Kbit的形式
双端口块。
乘法器模块接受两个18位的二进制数为
输入和计算产品。
数字时钟管理器（ DCM）模块提供
自校准，用于分配完全数字化的解决方案，
延迟，倍频，分频和相移时钟
信号。
这些元素组成，如图
图1 。
环形
的IOB的包围个CLB的常规数组。该XC3S50
具有的RAM块的单个列嵌入到数组中。
这些设备包括从XC3S200到XC3S2000
有块RAM的两列。该XC3S4000和
XC3S5000器件有四个内存列。每列
是由若干个18K位的RAM块;每个块是
用专用的乘数相关联。在DCM中的位置
tioned在外部RAM块的列的端部。
在Spartan-3系列拥有丰富的痕迹网
交换机互连所有五个功能元件
其中发射信号。每个功能单元
具有相关联的开关矩阵，其允许多个CON-
nections到路由。
DS099-1_01_032703
注意事项：
在XC3S4000和XC3S5000 1.两个额外的块RAM列
设备被用虚线示出。该XC3S50只有块RAM
在最左边列中。
图1：
Spartan-3系列架构
2
6
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先期产品技术说明
R
Spartan-3系列FPGA系列：介绍和订购信息
其包括的XCF00S PROM的串行结构
和较高的密度XCF00P PROM的用于并行或串行
配置。
CON组fi guration
Spartan-3系列FPGA是通过加载配置编程
数据转化为强大的静态存储单元，它们共同控制
所有的功能元素和路由资源。 pow-前
化工e圈在FPGA中，配置数据存储在外部
一个PROM或一些其它非易失性介质或开或关
董事会。接通电源后，将配置数据
写入使用任何的5种不同的模式在FPGA ： Mas-
器并行，从并行，串行主，从机串口和
边界扫描（ JTAG ） 。主机和从机并行
模式使用一个8位宽的SelectMAP 端口。
存储配置推荐内存
数据是低成本的Xilinx Platform闪存PROM的家庭，
标准
类别
单端
I / O功能
的Spartan-3器件中的SelectIO功能支持17赎罪
GLE -结束标准和七个标准差为
上市
表2中。
许多标准的支持DCI功能，
它采用综合的终端，以消除不必要的
信号反射。
表3
示出的用户I / O的数目
以及差的数量的I / O可用于每对
器件/封装组合。
表2：
支持的Spartan-3系列信号标准
描述
GTL技术
高速收发器逻辑
V
CCO
(V)
不适用
1.5
1.8
类
终止
PLUS
HSTL
I
III
I
II
III
LVCMOS
低电压CMOS
1.2
1.5
1.8
2.5
3.3
LVTTL
PCI
SSTL
低压晶体管 - 晶体管逻辑
外围组件互连
低压CMOS逻辑器件
3.3
3.0
1.8
2.5
迪FF erential
符号
GTL
GTLP
HSTL_I
HSTL_III
HSTL_I_18
HSTL_II_18
HSTL_III_18
LVCMOS12
LVCMOS15
LVCMOS18
LVCMOS25
LVCMOS33
LVTTL
PCI33_3
SSTL18_I
SSTL2_I
SSTL2_II
DCI
选项
是的
是的
是的
是的
是的
是的
是的
No
是的
是的
是的
是的
No
No
是的
是的
是的
GTL
不适用
不适用
不适用
不适用
不适用
不适用
33兆赫
不适用
I
II
LDT
LVDS
闪电数据传输
（超传输 ）
低电压差分信号
2.5
不适用
标准
公共汽车
扩展模式
超
LDT_25
LVDS_25
BLVDS_25
LVDSEXT_25
ULVDS_25
LVPECL_25
RSDS_25
No
是的
No
是的
No
No
No
LVPECL
RSDS
低电压正射极耦合
逻辑
降低摆幅差分信号
2.5
2.5
不适用
不适用
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3
Spartan-3系列FPGA系列：介绍和订购信息
表3：
Spartan-3系列的I / O表
用户I / O和差分（DIFF ） I / O对
VQ100
设备
XC3S50
XC3S200
XC3S400
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
用户
63
63
-
-
-
-
-
-
差异
29
29
-
-
-
-
-
-
TQ144
用户
97
97
97
-
-
-
-
-
差异
46
46
46
-
-
-
-
-
PQ208
用户
124
141
141
-
-
-
-
-
差异
56
62
62
-
-
-
-
-
FT256
用户
-
173
173
173
-
-
-
-
差异
-
76
76
76
-
-
-
-
FG320
用户
-
-
221
221
221
-
-
-
差异
-
-
100
100
100
-
-
-
FG456
用户
-
-
264
333
333
-
-
-
差异
-
-
116
149
149
-
-
-
FG676
用户
-
-
-
391
487
489
-
-
差异
-
-
-
175
221
221
-
-
FG900
用户
-
-
-
-
-
565
633
633
差异
-
-
-
-
-
270
300
300
FG1156
用户
-
-
-
-
-
-
712
784
差异
-
-
-
-
-
-
312
344
R
注意事项：
1.在一个给定的包列中列出的所有设备选项是引脚兼容的。
产品订购和可用性
表4
显示所有有效设备订货的组合
器件密度，速度等级，封装和温度
表4：
Spartan-3器件可用性
套餐类型
(1)
:
代码：
设备
XC3S50
XC3S200
XC3S400
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
（ C，I ）
（ C，I ）
-
-
-
-
-
-
（ C，I ）
（ C，I ）
（ C，I ）
-
-
-
-
-
（ C，I ）
（ C，I ）
（ C，I ）
-
-
-
-
-
-
（ C，I ）
（ C，I ）
（ C，I ）
-
-
-
-
-
-
（ C，I ）
（ C，I ）
（ C，I ）
-
-
-
-
-
（ C，I ）
（ C，I ）
（ C，I ）
-
-
-
-
-
-
（ C，I ）
（ C，I ）
（ C，I ）
-
-
-
-
-
-
-
（ C，I ）
（ C，I ）
（ C，I ）
-
-
-
-
-
-
（ C，I ）
（ C，I ）
VQFP
VQ100
TQFP
TQ144
PQFP
PQ208
ftBGA
FT256
FG320
FG456
FBGA
FG676
FG900
FG1156
对于Spartan-3系列范围参数以及
这些组合的可用性状态。
注意事项：
1.包装类型中解释
订购信息，
第5页。
2.商业设备提供了-4和-5速度等级;工业设备仅在-4速度等级。
3， C =商用，T
J
= 0°至+ 85 ℃; I =工业，T
J
= -40 ° C至+ 100 ° C。
4.括号表示一个给定的设备尚未发布到生产。请联系您当地的销售办事处可用性的信息。
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6
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DS099-1 （ V1.2 ） 2003年12月24日
先期产品技术说明
QQ：2880707522 复制
