0
R
的Spartan- 3E FPGA系列：
完整的数据表
0
0
DS312 2006年11月9日
产品speci fi cation
模块1 ：
介绍和订购信息
DS312-1 （ V3.4 ） 2006年11月9日
介绍
特点
结构概述
包装标志
订购信息
模块三：
DC和开关特性
DS312-3 （ V3.4 ） 2006年11月9日
DC电气特性
- 绝对最大额定值
- 电源电压规格
- 推荐工作条件
- 直流特性
开关特性
- I / O时序
- SLICE时间
- DCM时序
- 块RAM时序
- 乘数时间
- 配置和JTAG时序
模块二：
功能说明
DS312-2 （ V3.4 ） 2006年11月9日
输入/输出模块（IOB ）
- 概述
- 的SelectIO 信号标准
可配置逻辑块（ CLB ）
块RAM
专用乘法器
数字时钟管理器（ DCM ）
时钟网络
CON组fi guration
供电的Spartan- 3E FPGA的
生产步进
模块四：
引脚说明
DS312-4 （ V3.4 ） 2006年11月9日
引脚说明
包装概览
接脚分布表
足迹图
2005-2006 Xilinx公司保留所有权利。 XILINX ， Xilinx标和其他指定的品牌包括在本文中是Xilinx，Inc.的商标。
所有其他商标均为其各自所有者的财产。
DS312 2006年11月9日
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1
8
R
的Spartan- 3E FPGA系列：
简介和订购
信息
0
DS312-1 （ V3.4 ） 2006年11月9日
产品speci fi cation
介绍
现场可编程门了Spartan -3E系列
阵列（FPGA）是专门设计来满足需要
大批量，成本敏感的消费电子应用
系统蒸发散。五口之家提供的密度范围从
10万到160万系统门，如图
表1中。
在Spartan-3E系列建立在早先的成功
Spartan-3系列每增加我的逻辑/ O数量，
显著减少每个逻辑单元的成本。新功能
提高系统性能并降低config-的成本
uration 。这些的Spartan-3E的增强，结合
先进的90纳米制程技术，提供更多的功能 -
先进而精湛和带宽每美元比以前，
设置在可编程逻辑业界的新标准。
因为它们的成本非常低，的Spartan-3E的FPGA
非常适用于广泛的消费电子产品
应用，包括宽带接入，家庭网络 -
荷兰国际集团，显示器/投影和数字电视设备。
在Spartan-3E系列是一个更好的选择，以掩盖亲
编程的ASIC。 FPGA的避免了初期成本高，在
漫长的开发周期，以及固有的僵化
传统的ASIC。此外， FPGA的可编程许可证
设计升级，在现场没有更换硬件
必要时，是不可能用的ASIC。
真正的LVDS ， RSDS ，迷你LVDS差分
HSTL / SSTL差分I / O
- 增强的双倍数据速率（ DDR ）支持
- DDR SDRAM的支持高达333 Mb / s的
丰富的，灵活的逻辑资源
- 密度最高达33192个逻辑单元，包括
可选的移位寄存器或分布式RAM支持
- 高效的多路广，广逻辑
- 快速先行进位逻辑
- 增强型18× 18乘法器可选管道
- IEEE 1149.1 / 1532 JTAG编程/调试端口
分层SelectRAM 内存架构
- 高达648千位的快速块RAM
- 高达231 Kbit的高效分布式RAM
多达八个数字时钟管理器（DCM ）
- 时钟偏移消除（延迟锁定环）
- 频率合成，乘法，除法
- 高分辨率移相
- 宽的频率范围（ 5 MHz到300 MHz以上）
八个全局时钟加上每8个额外的时钟
设备各占一半，再加上丰富的低偏移的路由
配置接口行业标准的PROM
- 低成本，节省空间的SPI串行闪存PROM
- X8或x8 / x16的并行NOR闪存PROM
- 低成本的Xilinx
平台的Flash
与JTAG
完整的Xilinx
ISE ？
和
WebPACK中
发展
系统支持
的MicroBlaze
和
的PicoBlaze
嵌入式处理器
磁芯
完全兼容32位/ 64位33MHz的PCI支持
（66兆赫在某些设备）
低成本的QFP和BGA封装选项
- 公共脚印支持易密度移植
- 无铅封装选项
-
特点
成本极低，适用于高性能逻辑解决方案
大容量，面向消费者的应用
成熟先进的90纳米制程技术
多电压，多标准的SelectIO 接口引脚
- 高达376 I / O引脚或156差分信号对
- LVCMOS ， LVTTL ， HSTL ， SSTL和单端
信号标准
- 3.3V ， 2.5V ， 1.8V ， 1.5V和1.2V电压信号
- 622+每个I Mb / s的数据传输率/ O
表1：
中的Spartan- 3E FPGA的属性摘要
当量
逻辑
系统
行列
细胞
门
100K
250K
500K
1200K
2,160
5,508
10,476
19,512
22
34
46
60
16
26
34
46
CLB阵列
（一CLB =四片）
总
个CLB
240
612
1,164
2,168
3,688
总
切片
960
2,448
4,656
8,672
14,752
设备
XC3S100E
XC3S250E
XC3S500E
XC3S1200E
分布
RAM位
(1)
15K
38K
73K
136K
231K
块
内存
位
(1)
72K
216K
360K
504K
648K
专用
乘法器的DCM
4
12
20
28
36
2
4
4
8
8
最大
最大的差异
I / O对
用户I / O
108
172
232
304
376
40
68
92
124
156
XC3S1600E 1600K
33,192
76
58
注意事项：
1.
按照惯例， 1 kb是等效于1024位。
2005-2006 Xilinx公司保留所有权利。 XILINX ， Xilinx标和其他指定的品牌包括在本文中是Xilinx，Inc.的商标。
所有其他商标均为其各自所有者的财产。
DS312-1 （ V3.4 ） 2006年11月9日
产品speci fi cation
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3
介绍和订购信息
R
结构概述
在Spartan-3E系列的架构由五个丰达
心理可编程功能要素：
可配置逻辑块（CLB ）
包含灵活
查找表（LUT ）实现逻辑加
用作触发器或锁存器的存储元件。个CLB
执行多种逻辑功能以及
存储数据。
输入/输出模块（IOB ）
控制数据流
在I / O引脚和的内部逻辑之间
装置。每个IOB支持双向数据流加
三态运行。支持多种信号
标准包括四个高性能差分
标准。双倍数据速率（ DDR ）寄存器
包括在内。
块RAM
提供数据存储的形式
18 - Kbit的双端口块。
乘法器模块
接受2个18位的二进制数为
输入和计算产品。
数字时钟管理器（ DCM）模块
提供
自校准，用于分配完全数字化的解决方案，
延迟，倍频，分频和相移时钟
信号。
这些元素组成，如图
图1 。
环形
的IOB的包围个CLB的常规数组。每个设备具有
块RAM除了XC3S100E ，两列其中
有一列。每个RAM柱由若干
18 - Kbit的RAM块。每块RAM与一个关联
专用的乘法器。在DCM中被定位在所述中心
具有两个在顶部和两个在该装置的底部。该
XC3S100E只有一个DCM中的顶部和底部，而
在XC3S1200E和XC3S1600E添加两个DCM在
中间的左，右两侧。
在Spartan-3E系列拥有丰富的痕迹网络
连接所有五个功能单元，发射显
其中良。每个功能元件具有一个associ-
ated开关矩阵，其允许多个连接到
路由选择。
注意事项：
1.
该XC3S1200E和XC3S1600E兼得的左边，另外两个DCM和右侧为
由虚线表示。该XC3S100E只有一个DCM中在顶部，一个在底部。
图1：
Spartan-3E系列架构
4
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DS312-1 （ V3.4 ） 2006年11月9日
产品speci fi cation
R
介绍和订购信息
CON组fi guration
的Spartan- 3E FPGA是通过加载组态编程
化数据转换成强大的，可重复编程，静态CMOS config-
uration锁存器（覆铜板） ，它们共同控制所有功能
元素和布线资源。 FPGA的配置
数据从外部储存在PROM或某些其它非（体积）
atile中，无论是打开或关闭主板。应用后
功率，配置数据使用写入到FPGA
任何的7种不同的模式：
从赛灵思平台闪存PROM串行大师
从一个串行外围接口（SPI）
工业标准的SPI串行闪存
字节外设接口（ BPI ）向上或向下的
行业标准的X8或x8 / x16的并行NOR闪存
从串行，通常从处理器下载
从并行，典型地从一个处理器下载
边界扫描（JTAG） ，典型地从一个下载
处理器或系统测试。
I / O功能
了Spartan- 3E FPGA SelectIO接口的支持很多
流行单端和差分标准。
表2
示出的用户的数目的I / O ，以及昼夜温差的数
可为每个器件/封装combi-髓鞘I / O对
国家。
的Spartan- 3E FPGA支持以下单端
标准：
3.3V低电压TTL （ LVTTL ）
低电压CMOS （ LVCMOS ） ，在3.3V ， 2.5V ， 1.8V ，
1.5V ， 1.2V或
3V的PCI在33MHz ，而在某些装置中，
66兆赫
HSTL I和III在1.8V ，通常在内存使用
应用
SSTL我在1.8V和2.5V ，通常用于存储
应用
的Spartan- 3E FPGA支持以下差分标
DARDS ：
LVDS
总线LVDS
迷你LVDS
RSDS
差分HSTL （ 1.8V ， I型和III ）
差分SSTL （ 2.5V和1.8V ， I型）
2.5V LVPECL输入
表2：
用户I / O和差分（DIFF ） I / O对
VQ100
VQG100
设备
XC3S100E
XC3S250E
XC3S500E
XC3S1200E
XC3S1600E
注意事项：
1.
2.
在同一个包中提供的所有Spartan -3E器件的引脚兼容，在4单元进一步说明：
引脚说明。
中示出的数
胆大
表示的I / O和输入专用管脚的最大数目。在（斜体）显示的数字表示数
输入专用管脚。
CP132
CPG132
用户
83
(11)
92
(7)
92
(7)
-
-
差异
35
(2)
41
(2)
41
(2)
-
-
TQ144
TQG144
用户
108
(28)
108
(28)
-
-
-
差异
40
(4)
40
(4)
-
-
-
PQ208
PQG208
用户
-
158
(32)
158
(32)
-
-
差异
-
65
(5)
65
(5)
-
-
FT256
FTG256
用户
-
172
(40)
190
(41)
190
(40)
-
差异
-
68
(8)
77
(8)
77
(8)
-
FG320
FGG320
用户
-
-
232
(56)
250
(56)
250
(56)
差异
-
-
92
(12)
99
(12)
99
(12)
FG400
FGG400
用户
-
-
-
304
(72)
304
(72)
差异
-
-
-
124
(20)
124
(20)
FG484
FGG484
用户
-
-
-
-
376
(82)
差异
-
-
-
-
156
(21)
用户
66
(7)
66
(7)
-
-
-
差异
30
(2)
30
(2)
-
-
-
DS312-1 （ V3.4 ） 2006年11月9日
产品speci fi cation
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5
<BL Blue>
R
Platform Flash在系统
可编程配置
PROM的
产品speci fi cation
DS123 （ V2.9 ） 2006年5月9日
0
特点
在系统可编程PROM中的配置
赛灵思FPGA
低功耗先进的CMOS NOR闪存工艺
20,000编程/擦除周期耐力
工作在整个工业温度范围
（ -40℃至+ 85℃）
IEEE标准1149.1 / 1532边界扫描（ JTAG ）
支持程序设计，原型设计和测试
标准FPGA的JTAG命令启动
CON组fi guration
级联存储较长或多个比特流
专用边界扫描（ JTAG ） I / O电源
(V
CCJ
)
I / O引脚兼容电压等级从
1.5V至3.3V
设计支持使用Xilinx ISE联盟和
基金会ISE系列软件包
XCF01S/XCF02S/XCF04S
3.3V电源电压
系列FPGA配置界面（最多33兆赫）
可在小尺寸的VO20和VOG20
包。
1.8V电源电压
串行或并行FPGA配置接口
（高达33 MHz）的
可在小尺寸VO48 ， VOG48 ， FS48 ，
和FSG48包
设计修改技术实现了存储和
访问多个设计修订的
CON组fi guration
内置的数据解压缩兼容赛灵思
先进的压缩技术
XCF08P/XCF16P/XCF32P
表1：
平台上的Flash PROM特点
设备
密度
V
CCINT
V
CCO
范围
V
CCJ
范围
套餐
节目
在系统
通过JTAG
串行
CONFIG 。
并行
CONFIG 。
设计
Revisioning
压缩
XCF01S
XCF02S
XCF04S
XCF08P
XCF16P
XCF32P
1兆位
2兆位
4兆位
8兆位
16兆位
32兆位
3.3V
3.3V
3.3V
1.8V
1.8V
1.8V
1.8V – 3.3V 2.5V – 3.3V
1.8V – 3.3V 2.5V – 3.3V
1.8V – 3.3V 2.5V – 3.3V
1.5V – 3.3V 2.5V – 3.3V
1.5V – 3.3V 2.5V – 3.3V
1.5V – 3.3V 2.5V – 3.3V
VO20/VOG20
VO20/VOG20
VO20/VOG20
VO48/VOG48
FS48/FSG48
VO48/VOG48
FS48/FSG48
VO48/VOG48
FS48/FSG48
描述
赛灵思推出平台的Flash一连串的系统
可编程配置PROM 。可在1到32
兆位（兆位）的密度，这些PROM中提供
易于使用，具有成本效益，并且可重新编程的方法
用于存储大量的Xilinx FPGA配置比特流。该
平台闪存PROM系列包括两个3.3V
XCFxxS PROM和1.8V XCFxxP PROM 。该XCFxxS
版本包括4兆位， 2 - Mb和1兆位PROM的那
支持主串行和从串行FPGA配置
模式（图
1 ，第2页） 。
该XCFxxP版本包括
支持主站32兆位， 16兆位，和8兆比特PROM的
串行，从串行，主动SelectMAP和从
SelectMAP FPGA配置模式（图
2 ，第2页） 。
的平台闪存PROM家人摘要
并且支持的功能显示在
表1中。
2003-2006 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
PowerPC是IBM公司的商标。所有其他商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS123 （ V2.9 ） 2006年5月9日
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1
R
Platform Flash在系统可编程配置PROM
CLK
CE
OE /复位
TCK
TMS
TDI
TDO
控制
和
JTAG
接口
数据
内存
地址
数据
串行
接口
首席执行官
数据（ D0 ）
串行模式
CF
ds123_01_30603
图1：
XCFxxS平台闪存PROM框图
FI
CLK
CE
EN_EXT_SEL
OE /复位
忙
OSC
解压缩器
TCK
TMS
TDI
TDO
CLKOUT
控制
和
JTAG
接口
数据
地址
内存
数据
串行
or
并行
接口
首席执行官
数据（ D0 ）
（串行/并行模式）
D[1:7]
（并行模式）
CF
REV_SEL [1 ：0]的
ds123_19_122105
图2：
XCFxxP平台闪存PROM框图
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。具有CF的高，一
CE和OE启用后，存取时间短，数据
可在PROM的数据（ D0）销连接到
FPGA的DIN引脚。新的数据是可用很短的访问
之后的每个时钟上升沿的时间。在FPGA生成
时钟脉冲的适当数目，完成
配置。
当FPGA处于从串行模式下， PROM和
FPGA都时钟由外部时钟源，或
可选的只有XCFxxP PROM ， PROM的可
用来驱动FPGA的配置时钟。
该XCFxxP版本的平台的Flash PROM也
支持主动SelectMAP和从动SelectMAP （或
从并行） FPGA配置模式。当FPGA
在主SelectMAP模式下，FPGA生成
配置时钟驱动PROM 。当FPGA
是从SelectMAP模式，无论是外部振荡器
将生成的配置时钟驱动存储器PROM和
在FPGA ，或任选的XCFxxP PROM可用于
驱动FPGA的配置时钟。繁忙和低
CF高， CE和OE启用后，数据可在
DS123 （ V2.9 ） 2006年5月9日
在PROM的数据（D0 - D7 ）引脚。新的数据是可用
之后的每个时钟上升沿短的存取时间。该数据是
时钟到FPGA上的下一个上升沿
CCLK 。一个自由运行的振荡器可以在从使用
并行/从SelecMAP模式。
该XCFxxP版本的平台的Flash PROM的规定
额外的高级功能。内置的数据解压缩
支持利用压缩PROM的文件，并设计
修订允许多个设计修改存储在
一个PROM或存储在多个PROM中。设计
revisioning ，外部引脚或内部控制位来
选择活动的设计修改。
多平台闪存PROM设备可级联
支持在需要时较大的配置文件
针对大型FPGA器件或针对多个FPGA
菊花链方式连接在一起。当利用先进
特点为XCFxxP平台的Flash PROM ，如
设计修订，其中编程跨度级联文件
PROM器件只能用于级联链被创建
只包含XCFxxP PROM中。如果高级XCFxxP
功能没有启用，那么级联链可
包括XCFxxP和XCFxxS PROM中。
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2
R
Platform Flash在系统可编程配置PROM
该平台的Flash PROM的与所有现有的FPGA器件系列的兼容。赛灵思FPGA的参考名单，
相应的兼容平台的Flash PROM中给出了
表2中。
平台闪存PROM和他们的能力的名单
在给定的
表3 ，第4页。
表2：
Xilinx FPGA和兼容的平台的Flash
PROM的
FPGA
的Virtex - 5 LX
XC5VLX30
XC5VLX50
XC5VLX85
XC5VLX110
XC5VLX220
XC5VLX330
的Virtex- 4 LX
XC4VLX15
XC4VLX25
XC4VLX40
XC4VLX60
XC4VLX80
XC4VLX100
XC4VLX160
XC4VLX200
的Virtex- 4 FX
XC4VFX12
XC4VFX20
XC4VFX40
XC4VFX60
XC4VFX100
XC4VFX140
的Virtex- 4 SX
XC4VSX25
XC4VSX35
XC4VSX55
的Virtex - II Pro X中
XC2VPX20
XC2VPX70
的Virtex -II Pro的
XC2VP2
XC2VP4
XC2VP7
XC2VP20
XC2VP30
XC2VP40
XC2VP50
XC2VP70
XC2VP100
1,305,376
3,006,496
4,485,408
8,214,560
11,589,920
15,868,192
19,021,344
26,098,976
34,292,768
XCF02S
XCF04S
XCF08P
XCF08P
XCF16P
XCF16P
XCF32P
XCF32P
XCF32P
(2)
8,214,560
26,098,976
XCF08P
XCF32P
9,147,648
13,700,288
22,749,184
XCF16P
XCF16P
XCF32P
4,765,568
7,242,624
14,936,192
21,002,880
33,065,408
47,856,896
XCF08P
XCF08P
XCF16P
XCF32P
XCF32P
XCF32P+XCF16P
4,765,568
7,819,904
12,259,712
17,717,632
23,291,008
30,711,680
40,347,008
51,367,808
XCF08P
XCF08P
XCF16P
XCF32P
XCF32P
XCF32P
XCF32P+XCF08P
XCF32P+XCF32P
8,374,016
12,556,672
21,845,632
29,124,608
53,139,456
XCF08P
XCF16P
XCF32P
XCF32P
XCF32P+XCF32P
表2：
Xilinx FPGA和兼容的平台的Flash
PROM的
（续）
FPGA
的Virtex-II
(3)
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
的Virtex -E
XCV50E
XCV100E
XCV200E
XCV300E
XCV400E
XCV405E
XCV600E
XCV812E
XCV1000E
XCV1600E
XCV2000E
XCV2600E
XCV3200E
VIRTEX
XCV50
XCV100
XCV150
XCV200
XCV300
XCV400
XCV600
XCV800
XCV1000
Spartan-3E
XC3S100E
XC3S250E
XC3S500E
581,344
1,352,192
2,267,136
XCF01S
XCF02S
XCF04S
559,200
781,216
1,040,096
1,335,840
1,751,808
2,546,048
3,607,968
4,715,616
6,127,744
XCF01S
XCF01S
XCF01S
XCF02S
XCF02S
XCF04S
XCF04S
XCF08P
XCF08P
630,048
863,840
1,442,016
1,875,648
2,693,440
3,430,400
3,961,632
6,519,648
6,587,520
8,308,992
10,159,648
12,922,336
16,283,712
XCF01S
XCF01S
XCF02S
XCF02S
XCF04S
XCF04S
XCF04S
XCF08P
XCF08P
XCF08P
XCF16P
XCF16P
XCF16P
360,096
635,296
1,697,184
2,761,888
4,082,592
5,659,296
7,492,000
10,494,368
15,659,936
21,849,504
29,063,072
XCF01S
XCF01S
XCF02S
XCF04S
XCF04S
XCF08P
XCF08P
XCF16P
XCF16P
XCF32P
XCF32P
CON组fi guration
流
平台上的Flash PROM
(1)
CON组fi guration
流
平台上的Flash PROM
(1)
79704832 XCF32P + XCF32P + XCF16P
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3
R
Platform Flash在系统可编程配置PROM
表2：
Xilinx FPGA和兼容的平台的Flash
PROM的
（续）
FPGA
XC3S1200E
XC3S1600E
Spartan-3L
XC3S1000L
XC3S1500L
XC3S5000L
Spartan-3
XC3S50
XC3S200
XC3S400
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
的Spartan- IIE
XC2S50E
XC2S100E
XC2S150E
XC2S200E
XC2S300E
XC2S400E
XC2S600E
的Spartan- II
XC2S15
XC2S30
XC2S50
XC2S100
XC2S150
XC2S200
注意事项：
1.
2.
3.
如果设计修订或其他高级功能的支持
需要时， XCFxxP可以作为一种替代
XCF01S ， XCF02S ，或XCF04S 。
假设使用的压缩。
最大可能的Virtex-II比特流大小来指定。参考
与Virtex -II用户指南关于bitgen选项的信息
影响比特流的大小。
程序设计
在系统编程
在系统可编程的PROM可编程
单独或两个以上的可以菊花链连接在一起
并通过标准的4针JTAG在系统编程
协议中所示
网络连接gure 3 。
在系统编程
提供快速，高效的设计迭代和消除
不必要的包裹处理和管座。该
编程数据序列被输送到装置
无论是采用Xilinx公司的iMPACT软件和赛灵思下载
电缆，一个第三方的JTAG开发系统，一
JTAG兼容板测试仪，或一个简单的微处理器
接口仿真JTAG指令序列。该
iMPACT软件能同时输出串行矢量格式（ SVF ）
文件与任何工具的使用接受SVF格式，包括
自动测试设备。在系统内编程，
首席执行官输出驱动为高电平。所有其他输出都在举行
高阻抗状态，或在在钳位电平举行
在系统编程。在系统编程是完全
横跨推荐的工作电压支撑并
温度范围。
CON组fi guration
流
3,832,320
5,957,760
3,223,488
5,214,784
13,271,936
439,264
1,047,616
1,699,136
3,223,488
5,214,784
7,673,024
11,316,864
13,271,936
630,048
863,840
1,134,496
1,442,016
1,875,648
2,693,440
3,961,632
197,696
336,768
559,200
781,216
1,040,096
1,335,840
平台上的Flash PROM
(1)
XCF04S
XCF08P
XCF04S
XCF08P
XCF16P
XCF01S
XCF01S
XCF02S
XCF04S
XCF08P
XCF08P
XCF16P
XCF16P
XCF01S
XCF01S
XCF02S
XCF02S
XCF02S
XCF04S
XCF04S
V
CC
XCF01S
GND
XCF01S
XCF01S
XCF01S
XCF01S
XCF02S
(a)
(b)
DS026_02_082703
图3：
JTAG在系统编程操作
（一）焊接设备到PCB
（二）计划使用下载电缆
OE /复位
1/2/4兆位XCFxxS平台的Flash PROM的在系统
规划算法导致发行内部的
设备复位，导致OE / RESET脉冲低电平。
外部编程
赛灵思可重新编程的PROM ，也可以通过编程
赛灵思MULTIPRO桌面工具或第三方设备
程序员。这提供了使用的附加的灵活性
具有在系统可编程预编程的设备
选项为今后的改进和设计变更。
表3：
平台上的Flash PROM容量
平台
闪存PROM
XCF01S
XCF02S
XCF04S
CON组fi guration
位
平台
闪存PROM
CON组fi guration
位
8,388,608
16,777,216
33,554,432
1,048,576 XCF08P
2,097,152 XCF16P
4,194,304 XCF32P
DS123 （ V2.9 ） 2006年5月9日
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4
R
Platform Flash在系统可编程配置PROM
操作。对于XCFxxS PROM ，读保护
安全位被置为整个设备，并重新读
保护安全位需要擦除整个设备。为
在XCFxxP PROM的读保护安全位可设置
对于个性化的设计修改，并重新读
保护位要求删除特定的设计修改。
可靠性和耐用性
赛灵思在系统可编程产品提供
20000保证耐力水平系统
编程/擦除周期和20的最小数据保持
年。每个器件满足所有的功能，性能和
在此忍耐极限数据保存规范。
写保护
设计安全性
赛灵思在系统可编程平台闪存PROM
器件集成了先进的数据安全功能，以充分
防止未经授权的FPGA编程数据
通过JTAG读取。该XCFxxP PROM的也可以是
编程以防止意外的写入通过JTAG 。
表4
和
表5
显示可用的安全设置
在XCFxxS PROM和XCFxxP PROM ，分别。
该XCFxxP PROM设备还允许用户编写
保护（或锁定），特定的设计修改，以防止
无意擦除或编程操作。一旦设定，
写保护安全位为个性化的设计修改
必须复位（使用UNLOCK命令后面
ISC_ERASE命令）擦除或编程前
就可以执行操作。
表4：
XCFxxS设备数据安全选项
读保护
读保护安全位可以由用户来设定
防止内部编程模式被读取或
通过JTAG复制。读保护并不妨碍写
表5：
XCFxxP设计修订数据安全选项
读保护
复位（默认）
复位（默认）
SET
SET
读保护
复位（默认）
SET
读取/验证
抑制
节目
抑制
抹去
抑制
写保护
复位（默认）
SET
复位（默认）
SET
读取/验证
抑制
抑制方案
擦除抑制的
IEEE 1149.1边界扫描（ JTAG ）
该平台闪存PROM系列是与IEEE兼容
1149.1边界扫描标准和IEEE 1532
在系统配置标准。测试访问端口（TAP ）
并提供寄存器，支持所有必要的边界
扫描的指令，以及许多可选的
由IEEE标准规定的说明。 1149.1 。此外，该
JTAG接口用于实现在系统编程
商（ISP） ，以方便配置，擦除和验证
操作平台的Flash PROM设备上。
表6
第6页
列出了必需的和可选的边界扫描
在平台闪存PROM中支持的指令。参考
以IEEE标准。 1149.1规范的完整
的边界扫描体系结构的描述和所要求的
和可选说明。
注意！
该XCFxxP JTAG TAP暂停状态是不完全符合
在JTAG 1149.1规范。如果一个JTAG移位操作的暂时停顿
要求，则停止JTAG TCK时钟和维护中的JTAG TAP
JTAG移位IR或Shift -DR TAP状态。不要过渡XCFxxP JTAG TAP
通过JTAG暂停IR或暂停-DR TAP状态暂时暂停
JTAG移位操作。
指令寄存器
指令寄存器（ IR）为平台闪存PROM
的指令期间被连接到TDI和TDO之间
扫描序列。在准备的指令扫描
序，指令寄存器的并行加载了
固定指令捕捉模式。这个图案被移出
到TDO （ LSB在前），在指令移入
指令寄存器从TDI 。
XCFxxS指令寄存器（ 8位宽）
的指令寄存器（IR ）的XCFxxS PROM是8
位宽，并且在一个连接TDI和TDO之间
指令扫描序列。的详细组成
指令俘获模式中示出
表7中，第6页。
该指令捕捉模式移出XCFxxS的
装置包括红外[7：0 ] 。 IR [ 7：5]是保留位，并且设置
至逻辑0。该控制器状态字段，红外[4]，包含逻辑1，如果
该设备是目前在系统配置（ ISC ）
模式;否则，它包含逻辑0的安全字段，
IR [3]，包含逻辑1，如果该设备已经被编程
在安全选项打开的情况;否则，它包含
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5
0
R
的Spartan- 3E FPGA系列：
完整的数据表
0
0
2005年DS312 3月21日，
模块1 ：
介绍和订购信息
DS312-1 （ V1.1 ） 2005年3月21日
6页
介绍
特点
结构概述
包装标志
订购信息
模块三：
DC和开关特性
DS312-3 （ V1.0 ） 2005年3月1日
18页
DC电气特性
- 绝对最大额定值
- 电源电压规格
- 推荐工作条件
- 直流特性
开关特性
- DCM时序
- 配置和JTAG时序
模块二：
功能说明
DS312-2 （ V1.1 ） 2005年3月21日
96页
输入/输出模块（IOB ）
- 概述
- 的SelectIO 信号标准
可配置逻辑块（ CLB ）
块RAM
专用乘法器
数字时钟管理器（ DCM ）
时钟网络
CON组fi guration
供电的Spartan- 3E FPGA的
模块四：
引脚说明
DS312-4 （ V1.1 ） 2005年3月21日
72页
引脚说明
包装概览
接脚分布表
足迹图
重要注意事项：
斯巴达 -3E FPGA的数据表中创建并发布在单独的模块。这个完整
版本提供了方便的下载和完整文档的搜索。页，图和表号开始
1 ，在每个模块，每个模块都有自己的版本历史的结束。使用PDF "Bookmarks"方便
导航本卷。
2005 Xilinx公司保留所有权利。 XILINX ， Xilinx标和其他指定的品牌包括在本文中是Xilinx，Inc.的商标。
所有其他商标均为其各自所有者的财产。
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1
06
R
的Spartan- 3E FPGA系列：
简介和订购
信息
0
DS312-1 （ V1.1 ） 2005年3月21日
0
先期产品技术说明
介绍
现场可编程门了Spartan -3E系列
阵列（FPGA）是专门设计来满足需要
大批量，成本敏感的消费电子应用
系统蒸发散。五口之家提供的密度范围从
10万到160万系统门，如图
表1中。
在Spartan-3E系列建立在早先的成功
Spartan-3系列每增加我的逻辑/ O数量，
显著减少每个逻辑单元的成本。新功能
提高系统性能并降低config-的成本
uration 。这些的Spartan-3E的增强，结合
先进的90纳米制程技术，提供更多的功能 -
先进而精湛和带宽每美元比以前，
设置在可编程逻辑业界的新标准。
因为它们的成本非常低，的Spartan-3E的FPGA
非常适用于广泛的消费电子产品
应用，包括宽带接入，家庭网络 -
荷兰国际集团，显示器/投影和数字电视设备。
在Spartan-3E系列是一个更好的选择，以掩盖亲
编程的ASIC。 FPGA的避免了初期成本高，在
漫长的开发周期，以及固有的僵化
传统的ASIC。此外， FPGA的可编程许可证
设计升级，在现场没有更换硬件
必要时，是不可能用的ASIC。
- 真正的LVDS ， RSDS ，迷你LVDS差分I / O
- 3.3V ， 2.5V ， 1.8V ， 1.5V和1.2V电压信号
- 增强的双倍数据速率（ DDR ）支持
丰富的，灵活的逻辑资源
- 密度最高达33192个逻辑单元，包括
可选的移位寄存器或分布式RAM支持
- 高效的多路广，广逻辑
- 快速先行进位逻辑
- 增强型18× 18乘法器可选管道
- IEEE 1149.1 / 1532 JTAG编程/调试端口
分层SelectRAM 内存架构
- 高达648千位的快速块RAM
- 高达231 Kbit的高效分布式RAM
多达八个数字时钟管理器（DCM ）
- 时钟偏移消除（延迟锁定环）
- 频率合成，乘法，除法
- 高分辨率移相
- 宽的频率范围（ 5 MHz到300 MHz以上）
八个全局时钟和八个时钟为每半
设备，再加上丰富的低偏移的路由
配置接口行业标准的PROM
- 低成本，节省空间的SPI串行闪存PROM
- X8或x8 / x16的并行NOR闪存PROM
- 低成本的Xilinx Platform Flash的使用JTAG
完整的Xilinx ISE ， WebPACK的发展
系统支持
的MicroBlaze ，的PicoBlaze 嵌入式处理器内核
完全兼容32位/ 64位33/66 MHz的PCI支持
低成本的QFP和BGA封装选项
- 公共脚印支持易密度移植
- 无铅封装选项
特点
成本极低，适用于高性能逻辑解决方案
大容量，面向消费者的应用
成熟的先进的90纳米制程技术
多电压，多标准的SelectIO 接口引脚
- 高达376 I / O引脚或156差分信号对
- LVCMOS ， LVTTL ， HSTL ， SSTL和单端
信号标准
表1：
中的Spartan- 3E FPGA的属性摘要
当量
逻辑
细胞
2,160
5,508
10,476
19,512
33,192
CLB阵列
（一CLB =四片）
行列
22
34
46
60
76
16
26
34
46
58
总
个CLB
240
612
1,164
2,168
3,688
总
切片
960
2,448
4,656
8,672
14,752
分布
RAM位
(1)
15K
38K
73K
136K
231K
块
内存
位
(1)
72K
216K
360K
504K
648K
最大
迪FF erential
I / O对
40
68
92
124
156
设备
XC3S100E
XC3S250E
XC3S500E
XC3S1200E
XC3S1600E
系统
门
100K
250K
500K
1200K
1600K
专用
乘法器的DCM
4
12
20
28
36
2
4
4
8
8
最大
用户I / O
108
172
232
304
376
注意事项：
1.按照惯例， 1 KB等于1,024位。
2005 Xilinx公司保留所有权利。 XILINX ， Xilinx标和其他指定的品牌包括在本文中是Xilinx，Inc.的商标。
所有其他商标均为其各自所有者的财产。
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先期产品技术说明
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1
介绍和订购信息
R
结构概述
在Spartan-3E系列的架构由五个丰达
心理可编程功能要素：
可配置逻辑块（CLB ）
包含灵活
查找表（LUT ）实现逻辑加
用作触发器或锁存器的存储元件。个CLB
执行多种逻辑功能以及
存储数据。
输入/输出模块（IOB ）
控制数据流
在I / O引脚和的内部逻辑之间
装置。每个IOB支持双向数据流加
三态运行。支持多种信号
标准包括四个高性能差分
标准。双倍数据速率（ DDR ）寄存器
包括在内。
块RAM
提供数据存储的形式
18 - Kbit的双端口块。
乘法器模块
接受2个18位的二进制数为
输入和计算产品。
数字时钟管理器（ DCM）模块
提供
自校准，用于分配完全数字化的解决方案，
延迟，倍频，分频和相移时钟
信号。
这些元素组成，如图
图1 。
环形
的IOB的包围个CLB的常规数组。每个设备具有
块RAM除了XC3S100E ，两列其中
有一列。每个RAM柱由若干
18 - Kbit的RAM块。每块RAM与一个关联
专用的乘法器。在DCM中被定位在所述中心
具有两个在顶部和两个在该装置的底部。该
XC3S100E只有一个DCM中的顶部和底部，而
在XC3S1200E和XC3S1600E添加两个DCM在
中间的左，右两侧。
在Spartan-3E系列拥有丰富的痕迹网络
连接所有五个功能单元，发射显
其中良。每个功能元件具有一个associ-
ated开关矩阵，其允许多个连接到
路由选择。
注意事项：
1.
该XC3S1200E和XC3S1600E兼得的左边，另外两个DCM和右侧为
由虚线表示。该XC3S100E只有一个DCM中在顶部，一个在底部。
图1：
Spartan-3E系列架构
2
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DS312-1 （ V1.1 ） 2005年3月21日
先期产品技术说明
R
介绍和订购信息
CON组fi guration
的Spartan- 3E FPGA是通过加载组态编程
化数据转换成强大的，可重复编程，静态CMOS config-
uration锁存器（覆铜板） ，它们共同控制所有功能
元素和布线资源。 FPGA的配置
数据从外部储存在PROM或某些其它非（体积）
atile中，无论是打开或关闭主板。应用后
功率，配置数据使用写入到FPGA
任何的7种不同的模式：
从赛灵思平台闪存PROM串行大师
从一个串行外围接口（SPI）
工业标准的SPI串行闪存
字节外设接口（ BPI ）向上或向下的
行业标准的X8或x8 / x16的并行NOR闪存
从串行，通常从处理器下载
从并行，典型地从一个处理器下载
边界扫描（JTAG） ，典型地从一个下载
处理器或系统测试。
I / O功能
了Spartan- 3E FPGA SelectIO接口的支持很多
流行单端和差分标准。
表2
示出的用户的数目的I / O ，以及昼夜温差的数
可为每个器件/封装combi-髓鞘I / O对
国家。
的Spartan- 3E FPGA支持以下单端
标准：
3.3V，低电压TTL， LVTTL
低电压CMOS （ LVCMOS ） ，在3.3V ， 2.5V ， 1.8V ，
1.5V ， 1.2V或
3.3V PCI 33 MHz和66 MHz的
HSTL I和III在1.8V ，通常用于存储应用程序
SSTL我在1.8V和2.5V ，通常用于存储
应用
的Spartan- 3E FPGA支持以下差分标
DARDS ：
LVDS
总线LVDS
迷你LVDS
RSDS
表2：
用户I / O和差分（DIFF ） I / O对
VQ100
VQG100
设备
XC3S100E
XC3S250E
XC3S500E
XC3S1200E
XC3S1600E
注意事项：
1.
在同一个包中的所有Spartan-3E器件的引脚兼容。
CP132
CPG132
用户
-
92
92
-
-
差异
-
41
41
-
-
TQ144
TQG144
用户
108
108
-
-
-
差异
40
40
-
-
-
PQ208
PQG208
用户
-
158
158
-
-
差异
-
65
65
-
-
FT256
FTG256
用户
-
172
190
190
-
差异
-
68
77
77
-
FG320
FGG320
用户
-
-
232
250
250
差异
-
-
92
99
99
FG400
FGG400
用户
-
-
-
304
304
差异
-
-
-
124
124
FG484
FGG484
用户
-
-
-
-
376
差异
-
-
-
-
156
用户
66
66
-
-
-
差异
30
30
-
-
-
DS312-1 （ V1.1 ） 2005年3月21日
先期产品技术说明
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3
介绍和订购信息
R
包装标志
图2
提供了一个顶级标记示例的Spartan- 3E
FPGA中的四方扁平封装。
科幻gure 3
示出了顶部
除了在BGA封装标记为的Spartan- 3E FPGA的
132球芯片级封装（ CP132和CPG132 ） 。该
标记为BGA封装几乎是相同的那些
为四方扁平封装，不同之处在于该标记是
转动相对于该球A1指示器。
图4
节目
顶部标记为的Spartan- 3E FPGA的在CP132和
CPG132包。
使用批次编号的七位访问其他
信息使用Xilinx特定设备的基于Web的
家谱浏览器。
面膜修改代码
制作代码
R
斯巴达
设备类型
包
速度等级
温度范围
TM
R
工艺技术
日期代码
批号
XC3S250E
PQ208AGQ0525
D1234567A
4C
引脚P1
DS312-1_06_032105
图2：
的Spartan- 3E QFP为例封装标识
面膜修改代码
BGA球A1
设备类型
包
R
斯巴达
R
制作代码
过程代码
XC3S250E
TM
FT256AGQ0525
D1234567A
4C
日期代码
批号
速度等级
温度范围
DS312-1_02_032105
图3：
的Spartan- 3E BGA为例封装标识
球A1
批号
3S250E
F1234567-0525
菲律宾
设备类型
日期代码
温度范围
包
C5 = CP132
C6 = CPG132
C5AGQ
4C
速度等级
过程代码
制作代码
DS312-1_05_032105
面膜修改代码
图4：
的Spartan- 3E CP132和CPG132实例封装标识
4
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DS312-1 （ V1.1 ） 2005年3月21日
先期产品技术说明
0
R
的Spartan- 3E FPGA系列：
完整的数据表
0
0
2005年DS312 3月21日，
模块1 ：
介绍和订购信息
DS312-1 （ V1.1 ） 2005年3月21日
6页
介绍
特点
结构概述
包装标志
订购信息
模块三：
DC和开关特性
DS312-3 （ V1.0 ） 2005年3月1日
18页
DC电气特性
- 绝对最大额定值
- 电源电压规格
- 推荐工作条件
- 直流特性
开关特性
- DCM时序
- 配置和JTAG时序
模块二：
功能说明
DS312-2 （ V1.1 ） 2005年3月21日
96页
输入/输出模块（IOB ）
- 概述
- 的SelectIO 信号标准
可配置逻辑块（ CLB ）
块RAM
专用乘法器
数字时钟管理器（ DCM ）
时钟网络
CON组fi guration
供电的Spartan- 3E FPGA的
模块四：
引脚说明
DS312-4 （ V1.1 ） 2005年3月21日
72页
引脚说明
包装概览
接脚分布表
足迹图
重要注意事项：
斯巴达 -3E FPGA的数据表中创建并发布在单独的模块。这个完整
版本提供了方便的下载和完整文档的搜索。页，图和表号开始
1 ，在每个模块，每个模块都有自己的版本历史的结束。使用PDF "Bookmarks"方便
导航本卷。
2005 Xilinx公司保留所有权利。 XILINX ， Xilinx标和其他指定的品牌包括在本文中是Xilinx，Inc.的商标。
所有其他商标均为其各自所有者的财产。
2005年DS312 3月21日，
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R
的Spartan- 3E FPGA系列：
简介和订购
信息
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DS312-1 （ V1.1 ） 2005年3月21日
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先期产品技术说明
介绍
现场可编程门了Spartan -3E系列
阵列（FPGA）是专门设计来满足需要
大批量，成本敏感的消费电子应用
系统蒸发散。五口之家提供的密度范围从
10万到160万系统门，如图
表1中。
在Spartan-3E系列建立在早先的成功
Spartan-3系列每增加我的逻辑/ O数量，
显著减少每个逻辑单元的成本。新功能
提高系统性能并降低config-的成本
uration 。这些的Spartan-3E的增强，结合
先进的90纳米制程技术，提供更多的功能 -
先进而精湛和带宽每美元比以前，
设置在可编程逻辑业界的新标准。
因为它们的成本非常低，的Spartan-3E的FPGA
非常适用于广泛的消费电子产品
应用，包括宽带接入，家庭网络 -
荷兰国际集团，显示器/投影和数字电视设备。
在Spartan-3E系列是一个更好的选择，以掩盖亲
编程的ASIC。 FPGA的避免了初期成本高，在
漫长的开发周期，以及固有的僵化
传统的ASIC。此外， FPGA的可编程许可证
设计升级，在现场没有更换硬件
必要时，是不可能用的ASIC。
- 真正的LVDS ， RSDS ，迷你LVDS差分I / O
- 3.3V ， 2.5V ， 1.8V ， 1.5V和1.2V电压信号
- 增强的双倍数据速率（ DDR ）支持
丰富的，灵活的逻辑资源
- 密度最高达33192个逻辑单元，包括
可选的移位寄存器或分布式RAM支持
- 高效的多路广，广逻辑
- 快速先行进位逻辑
- 增强型18× 18乘法器可选管道
- IEEE 1149.1 / 1532 JTAG编程/调试端口
分层SelectRAM 内存架构
- 高达648千位的快速块RAM
- 高达231 Kbit的高效分布式RAM
多达八个数字时钟管理器（DCM ）
- 时钟偏移消除（延迟锁定环）
- 频率合成，乘法，除法
- 高分辨率移相
- 宽的频率范围（ 5 MHz到300 MHz以上）
八个全局时钟和八个时钟为每半
设备，再加上丰富的低偏移的路由
配置接口行业标准的PROM
- 低成本，节省空间的SPI串行闪存PROM
- X8或x8 / x16的并行NOR闪存PROM
- 低成本的Xilinx Platform Flash的使用JTAG
完整的Xilinx ISE ， WebPACK的发展
系统支持
的MicroBlaze ，的PicoBlaze 嵌入式处理器内核
完全兼容32位/ 64位33/66 MHz的PCI支持
低成本的QFP和BGA封装选项
- 公共脚印支持易密度移植
- 无铅封装选项
特点
成本极低，适用于高性能逻辑解决方案
大容量，面向消费者的应用
成熟的先进的90纳米制程技术
多电压，多标准的SelectIO 接口引脚
- 高达376 I / O引脚或156差分信号对
- LVCMOS ， LVTTL ， HSTL ， SSTL和单端
信号标准
表1：
中的Spartan- 3E FPGA的属性摘要
当量
逻辑
细胞
2,160
5,508
10,476
19,512
33,192
CLB阵列
（一CLB =四片）
行列
22
34
46
60
76
16
26
34
46
58
总
个CLB
240
612
1,164
2,168
3,688
总
切片
960
2,448
4,656
8,672
14,752
分布
RAM位
(1)
15K
38K
73K
136K
231K
块
内存
位
(1)
72K
216K
360K
504K
648K
最大
迪FF erential
I / O对
40
68
92
124
156
设备
XC3S100E
XC3S250E
XC3S500E
XC3S1200E
XC3S1600E
系统
门
100K
250K
500K
1200K
1600K
专用
乘法器的DCM
4
12
20
28
36
2
4
4
8
8
最大
用户I / O
108
172
232
304
376
注意事项：
1.按照惯例， 1 KB等于1,024位。
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结构概述
在Spartan-3E系列的架构由五个丰达
心理可编程功能要素：
可配置逻辑块（CLB ）
包含灵活
查找表（LUT ）实现逻辑加
用作触发器或锁存器的存储元件。个CLB
执行多种逻辑功能以及
存储数据。
输入/输出模块（IOB ）
控制数据流
在I / O引脚和的内部逻辑之间
装置。每个IOB支持双向数据流加
三态运行。支持多种信号
标准包括四个高性能差分
标准。双倍数据速率（ DDR ）寄存器
包括在内。
块RAM
提供数据存储的形式
18 - Kbit的双端口块。
乘法器模块
接受2个18位的二进制数为
输入和计算产品。
数字时钟管理器（ DCM）模块
提供
自校准，用于分配完全数字化的解决方案，
延迟，倍频，分频和相移时钟
信号。
这些元素组成，如图
图1 。
环形
的IOB的包围个CLB的常规数组。每个设备具有
块RAM除了XC3S100E ，两列其中
有一列。每个RAM柱由若干
18 - Kbit的RAM块。每块RAM与一个关联
专用的乘法器。在DCM中被定位在所述中心
具有两个在顶部和两个在该装置的底部。该
XC3S100E只有一个DCM中的顶部和底部，而
在XC3S1200E和XC3S1600E添加两个DCM在
中间的左，右两侧。
在Spartan-3E系列拥有丰富的痕迹网络
连接所有五个功能单元，发射显
其中良。每个功能元件具有一个associ-
ated开关矩阵，其允许多个连接到
路由选择。
注意事项：
1.
该XC3S1200E和XC3S1600E兼得的左边，另外两个DCM和右侧为
由虚线表示。该XC3S100E只有一个DCM中在顶部，一个在底部。
图1：
Spartan-3E系列架构
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CON组fi guration
的Spartan- 3E FPGA是通过加载组态编程
化数据转换成强大的，可重复编程，静态CMOS config-
uration锁存器（覆铜板） ，它们共同控制所有功能
元素和布线资源。 FPGA的配置
数据从外部储存在PROM或某些其它非（体积）
atile中，无论是打开或关闭主板。应用后
功率，配置数据使用写入到FPGA
任何的7种不同的模式：
从赛灵思平台闪存PROM串行大师
从一个串行外围接口（SPI）
工业标准的SPI串行闪存
字节外设接口（ BPI ）向上或向下的
行业标准的X8或x8 / x16的并行NOR闪存
从串行，通常从处理器下载
从并行，典型地从一个处理器下载
边界扫描（JTAG） ，典型地从一个下载
处理器或系统测试。
I / O功能
了Spartan- 3E FPGA SelectIO接口的支持很多
流行单端和差分标准。
表2
示出的用户的数目的I / O ，以及昼夜温差的数
可为每个器件/封装combi-髓鞘I / O对
国家。
的Spartan- 3E FPGA支持以下单端
标准：
3.3V，低电压TTL， LVTTL
低电压CMOS （ LVCMOS ） ，在3.3V ， 2.5V ， 1.8V ，
1.5V ， 1.2V或
3.3V PCI 33 MHz和66 MHz的
HSTL I和III在1.8V ，通常用于存储应用程序
SSTL我在1.8V和2.5V ，通常用于存储
应用
的Spartan- 3E FPGA支持以下差分标
DARDS ：
LVDS
总线LVDS
迷你LVDS
RSDS
表2：
用户I / O和差分（DIFF ） I / O对
VQ100
VQG100
设备
XC3S100E
XC3S250E
XC3S500E
XC3S1200E
XC3S1600E
注意事项：
1.
在同一个包中的所有Spartan-3E器件的引脚兼容。
CP132
CPG132
用户
-
92
92
-
-
差异
-
41
41
-
-
TQ144
TQG144
用户
108
108
-
-
-
差异
40
40
-
-
-
PQ208
PQG208
用户
-
158
158
-
-
差异
-
65
65
-
-
FT256
FTG256
用户
-
172
190
190
-
差异
-
68
77
77
-
FG320
FGG320
用户
-
-
232
250
250
差异
-
-
92
99
99
FG400
FGG400
用户
-
-
-
304
304
差异
-
-
-
124
124
FG484
FGG484
用户
-
-
-
-
376
差异
-
-
-
-
156
用户
66
66
-
-
-
差异
30
30
-
-
-
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包装标志
图2
提供了一个顶级标记示例的Spartan- 3E
FPGA中的四方扁平封装。
科幻gure 3
示出了顶部
除了在BGA封装标记为的Spartan- 3E FPGA的
132球芯片级封装（ CP132和CPG132 ） 。该
标记为BGA封装几乎是相同的那些
为四方扁平封装，不同之处在于该标记是
转动相对于该球A1指示器。
图4
节目
顶部标记为的Spartan- 3E FPGA的在CP132和
CPG132包。
使用批次编号的七位访问其他
信息使用Xilinx特定设备的基于Web的
家谱浏览器。
面膜修改代码
制作代码
R
斯巴达
设备类型
包
速度等级
温度范围
TM
R
工艺技术
日期代码
批号
XC3S250E
PQ208AGQ0525
D1234567A
4C
引脚P1
DS312-1_06_032105
图2：
的Spartan- 3E QFP为例封装标识
面膜修改代码
BGA球A1
设备类型
包
R
斯巴达
R
制作代码
过程代码
XC3S250E
TM
FT256AGQ0525
D1234567A
4C
日期代码
批号
速度等级
温度范围
DS312-1_02_032105
图3：
的Spartan- 3E BGA为例封装标识
球A1
批号
3S250E
F1234567-0525
菲律宾
设备类型
日期代码
温度范围
包
C5 = CP132
C6 = CPG132
C5AGQ
4C
速度等级
过程代码
制作代码
DS312-1_05_032105
面膜修改代码
图4：
的Spartan- 3E CP132和CPG132实例封装标识
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