0
R
的Virtex -II FPGA平台：
完整的数据表
0
0
2003年DS031 8月1日，
产品speci fi cation
本文件包含的所有四个模块的Virtex -II FPGA平台数据资料。
模块1 ：
介绍和概述
DS031-1 （ V2.0 ） 2003年8月1日
7页
性能概要
概述
器件/封装组合和最大I / O
订购信息
模块三：
DC和开关特性
DS031-3 （ V3.0 ） 2003年8月1日
38页
电气特性
性能特点
开关特性
引脚到引脚输出参数指引
引脚对引脚输入参数指引
DCM时序参数
模块二：
功能说明
DS031-2 （ V3.0 ） 2003年8月1日
40页
详细说明
数控阻抗（ DCI ）
可配置逻辑块（CLB ）
产品总和
三态缓冲器
18 - KB块状SelectRAM 资源
18位x 18位乘法器
全局时钟多路复用器缓冲器
数字时钟管理器（ DCM ）
主动互连技术
创建设计
CON组fi guration
模块四：
引线的信息
DS031-4 （ V2.0 ） 2003年8月1日
225页
引脚德网络nitions
接脚分布表
- CS144芯片级BGA封装
- FG256细间距BGA封装
- FG456细间距BGA封装
- FG676细间距BGA封装
- BG575标准BGA封装
- BG728标准BGA封装
- FF896倒装芯片精细间距BGA封装
- FF1152分别以倒装芯片精细间距BGA封装
- FF1517倒装芯片精细间距BGA封装
- BF957Flip - BGA封装的芯片
重要注意事项：
在Virtex- II FPGA平台的数据表中创建并发布在单独的模块。这个完整
版本提供了方便的下载和完整文档的搜索。页，图和表号开始
1 ，在每个模块，每个模块都有自己的版本历史的结束。使用PDF "Bookmarks"面板，方便
导航本卷。
2003 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
2003年DS031 8月1日，
产品speci fi cation
www.xilinx.com
1-800-255-7778
0
7
R
的Virtex -II FPGA平台：
介绍和概述
0
0
DS031-1 （ V2.0 ） 2003年8月1日
产品speci fi cation
中的Virtex -II产品特点总结
业界首个平台FPGA解决方案
IP -沉浸架构
- 密度从40K至800万系统门
- 420 MHz的内部时钟速度（高级数据）
- 840+ Mb / s的I / O（高级数据）
SelectRAM 存储器层次结构
- 双口RAM中的18 Kbit的块状SelectRAM 3兆
资源
- 高达1.5 MB的分布式SelectRAM资源
高性能外部存储器的接口
- DRAM接口
·
SDR / DDR SDRAM
·
网络FCRAM
·
低延迟DRAM
- SRAM接口
·
SDR / DDR SRAM
·
QDR SRAM
- CAM接口
算术函数
- 专用18位x 18位乘法器模块
- 快速先行进位逻辑链
灵活的逻辑资源
- 高达93,184内部寄存器/锁存器时钟
启用
- 高达93184查找表（LUT）或级联
16位的移位寄存器
- 宽多路复用器和宽输入功能的支持
- 横向级联链和萨姆 - -产品
支持
- 内部三态布辛
高性能时钟管理电路
- 高达12 DCM （数字时钟管理器）模块
·
精确的时钟去歪斜
·
灵活的频率综合
·
高分辨率的相移
- 16个全局时钟多路复用缓冲器
主动互连技术
- 第四代分段路由结构
- 可预测的，快速的路由延迟，独立的扇出
的SelectIO 技术 - 超
- 多达1,108个用户I / O的
- 19单端和差分6标准
可编程灌电流（2 mA至24 mA）的每个I / O
数控阻抗（ DCI） I / O ：片
终端电阻的单端I / O标准
- PCI -X兼容的（ 133兆赫和66兆赫） ，在3.3V
- 符合PCI标准（ 66 MHz和33 MHz）的电压为3.3V
- 的CardBus兼容的（ 33 MHz）的电压为3.3V
- 差分信号
·
840 Mb / s的低电压差分信号I / O
（LVDS）与电流模式驱动
·
总线LVDS I / O
·
闪电数据传输（ LDT ）， I / O和电流
驱动程序的缓冲区
·
低电压正射极耦合逻辑
（ LVPECL ）， I / O
·
内置DDR输入和输出寄存器
- 自主知识产权的高性能SelectLink
技术
·
高带宽数据路径
·
双倍数据速率（ DDR ）链接
·
基于网络的高密度脂蛋白的产生方法
支持赛灵思基金会和联盟
系列开发系统
- 综合的VHDL和Verilog设计流程
- 10M的系统门设计编译
- 互联网团队设计（ ITD ）工具
基于SRAM的系统内配置
- 快速SelectMAP配置
- 三重数据加密标准（ DES ）的安全性
选项（比特流加密）
- 符合IEEE 1532的支持
- 部分重配置
- 无限的可重编程
- 回读功能
0.15微米的8层金属工艺与0.12微米
高速晶体管
1.5V (V
CCINT
）内核电源， 3.3V专用
V
CCAUX
辅助和V
CCO
I / O电源
IEEE 1149.1兼容的边界扫描逻辑
支持
倒装芯片和引线键合球栅阵列（ BGA ）
三种标准细牙套餐（0.80毫米，
1.00毫米和1.27毫米）
100 ％出厂测试
-
-
2001-2002 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS031-1 （ V2.0 ） 2003年8月1日
产品speci fi cation
www.xilinx.com
1-800-255-7778
4个模块1
1
R
的Virtex -II FPGA平台：介绍和概述
表1：
的Virtex -II现场可编程门阵列家族成员
CLB
（ 1 CLB = 4片=最大值128位）
系统
门
40K
80K
250K
500K
1M
1.5M
2M
3M
4M
6M
8M
ARRAY
排x上校
8x8
16 x 8
24 x 16
32 x 24
40 x 32
48 x 40
56 x 48
64 x 56
80 x 72
96 x 88
112 x 104
最大
分布
RAM千位
8
16
48
96
160
240
336
448
720
1,056
1,456
倍增器
块
4
8
24
32
40
48
56
96
120
144
168
SelectRAM块
18千位
块
4
8
24
32
40
48
56
96
120
144
168
最大内存
（千位）
72
144
432
576
720
864
1,008
1,728
2,160
2,592
3,024
最大I / O
PADS
(1)
88
120
200
264
432
528
624
720
912
1,104
1,108
设备
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
切片
256
512
1,536
3,072
5,120
7,680
10,752
14,336
23,040
33,792
46,592
DCM的
4
4
8
8
8
8
8
12
12
12
12
注意事项：
1.在查看详细信息
表2 “的用户I / O引脚数量上限” 。
概述
在Virtex- II系列平台FPGA开发高
从低密度高性能高密度设计，
基于IP内核和定制组件。家庭
提供电信完整的解决方案，无线
少，网络，视频，以及DSP的应用，包括
PCI ，LVDS和DDR接口。
前缘为0.15μm / 0.12μm的CMOS 8层金属
过程与Virtex- II架构是为高优化
速度与低功耗。结合广泛的VARI-
灵活的特性， ETY和大密度范围高达
千万系统门的Virtex -II系列增强亲
可编程逻辑设计能力，是一个功能强大的替代方案
天然掩盖编程的门阵列。如图
表1
在Virtex- II系列包括11名成员，包括
从40K到800万系统门。
表2
示出的用户I / O可用的最大数目。
在Virtex - II器件/封装组合表（表
6
at
这一节的末尾）详述的I / O的最大数量
使用引线键合或倒装芯片的每个设备和包
技术。
表2：
用户I / O引脚数最多
设备
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
引线键合
88
120
200
264
328
392
-
516
-
-
-
倒装芯片
-
-
-
-
432
528
624
720
912
1,104
1,108
包装
产品包括球栅阵列（ BGA ）封装，
0.80毫米，1.00毫米，并1.27毫米间距。除了TRA-
ditional引线键合互连，倒装芯片互连是
在一些对BGA产品的使用。利用倒装芯片
互连提供了更多的I / O可能比在引线键合
类似版本的软件包。倒装芯片结构
提供高引脚的组合具有较高的热计算
的能力。
DS031-1 （ V2.0 ） 2003年8月1日
产品speci fi cation
www.xilinx.com
1-800-255-7778
4个模块1
2
R
的Virtex -II FPGA平台：介绍和概述
架构
的Virtex -II阵列概述
Virtex-II器件都具有用户可编程门阵列
各种配置元素。在Virtex - II架构
对于高密度和高性能的逻辑最优化
设计。如图
图1中，
可编程设备是
包括输入/输出模块（IOB ）和内部的
可配置逻辑块（ CLB）是。
可编程I / O模块提供的接口
封装引脚和内部可配置逻辑。最
流行和前沿的I / O标准支持
可编程IOB的。
DCM
全局时钟多路复用器
DCM
IOB
可配置逻辑
可编程I / O
CLB
块状SelectRAM
倍增器
DS031_28_100900
图1：
的Virtex -II体系结构概述
内部可配置逻辑电路包括四个主要元件
组织中的规则阵列。
可配置逻辑块（CLB ）提供的功能
对于组合和同步逻辑单元，
包括基本的存储元件。 BUFTs （ 3态
缓冲区），每个CLB元件驱动相关
专用分割的水平布线资源。
块状SelectRAM内存模块提供大
的双端口RAM 18千比特的存储元件。
乘法器模块是18位×18位专用
乘法器。
DCM （数字时钟管理器）模块提供
自校准，对于时钟的全数字解
配送延迟补偿，时钟乘法
和分裂，粗粒度和细粒度时钟相位
换挡。
细胞。这些值时，在存储器单元加载
配置，可重新加载修改功能
的可编程元件。
的Virtex -II产品特点
本节简要介绍的Virtex -II的特点。
输入/输出模块（IOB ）
IOB可编程和可分类如下：
使用可选的单倍数据速率输入块或
双倍数据速率（DDR ）寄存器
使用可选的单倍数据速率或DDR输出块
寄存器，和一个可选的三态缓冲器，被驱动
直接地或通过一个或DDR寄存器
双向块（输入和输出的任意组合
CON连接gurations ）
新一代可编程布线资源被称为
主动互连技术互连所有这些
元素。一般的路由矩阵（ GRM）是阵列
路由交换机。每个可编程元件被连接到一个
切换矩阵，从而允许多个连接到一般
路由矩阵。总体可编程互连
分层的，旨在支持高速设计。
所有可编程元件，包括路由
资源，被存储在静态存储器中的值控制
DS031-1 （ V2.0 ） 2003年8月1日
产品speci fi cation
这些寄存器是边沿触发的D型触发器
或电平敏感锁存器。
IOB支持以下单端I / O标准：
LVTTL ， LVCMOS （ 3.3V ， 2.5V ，1.8V和1.5V ）
PCI -X兼容的（ 133兆赫和66兆赫） ，在3.3V
符合PCI标准（ 66 MHz和33 MHz）的电压为3.3V
的CardBus兼容的（ 33 MHz）的电压为3.3V
www.xilinx.com
1-800-255-7778
4个模块1
3
R
的Virtex -II FPGA平台：介绍和概述
乘法器模块与各个SelectRAM MEM-相关
ORY块。乘法器块是专用的18 ×18位
乘数和基于块上的操作进行了优化
SelectRAM内容在一个端口上。可在18× 18乘法器
可以独立于块状SelectRAM资源的使用。
读/乘/累加操作和DSP滤波器struc-
Tures的是非常有效的。
两者SelectRAM存储器和乘法器资源
连接到四个开关矩阵访问一般
布线资源。
GTL和GTLP
HSTL （ I类， II ， III ，和IV ）
SSTL （ 3.3V和2.5V ， I类和II ）
AGP-2X
该数控阻抗（ DCI）的I / O功能，自动
matically提供片上端接的每个I / O单元。
IOB元件还支持以下差分显
信令I / O标准：
LVDS
BLVDS （总线LVDS ）
ULVDS
LDT
LVPECL
全局时钟
在DCM和全局时钟多路复用器缓冲器提供
设计高速时钟的完整解决方案
计划。
多达12个DCM块可用。以产生抗扭斜
内部或外部时钟，每个DCM可以用来消除
内特时钟分配延迟。 DCM还提供90- ，
180-和270度的相移输出的版本
时钟。细粒度相移提供了高解析度
中的时钟的1/256的增量相位调整
期。非常灵活的频率合成提供了一个时钟
输出频率等于输入时钟的所有的M / D比
频率，其中M和D是两个整数。对于确切的
时序参数见
的Virtex -II电气Characteris-
抽动。
Virtex-II器件具有16个全局时钟MUX缓冲器，用起来
每个象限8时钟网络。每个全局时钟MUX
缓冲区可以选择的两个时钟输入和开关1
无干扰，从一个时钟到另一个。每个DCM块
能够驱动多达四个的16个全局时钟MUX缓冲器。
两个相邻的焊盘被用于每一个差分对。两
4 IOB块连接到一个开关矩阵来访问
布线资源。
可配置逻辑块（CLB ）
CLB资源包括四片和两个三态缓冲器。
每片包含并等效于：
两个函数发生器（F & G）
两个存储元件
算术逻辑门
大型多路复用器
广泛的功能能力
快速进位前瞻链
横向级联链（或门）
函数发生器F & G为可配置为4路输入
查找表（LUT） ，作为16位的移位寄存器，或者为16比特
分布式SelectRAM内存。
另外，两个存储元件是边沿触发
复位此输出的D型触发器或电平敏感的锁存器。
每个CLB具有内部快速互连，并且连接到
开关矩阵，获得普通布线资源。
路由资源
该IOB ， CLB ，块状SelectRAM ，乘法器和DCM元素
ments都使用相同的互连方案，并且在同一
进入全球路由矩阵。时序模型
共享，大大提高了perfor-的可预测性
曼斯高速设计。
总共有16个全局时钟线，具有八个可用
每个象限。此外， 24的垂直和水平长
每行或列线以及大规模仲和
本地路由资源，提供快速的互连。的Virtex-II
缓冲互连相对不受网
扇出和互连布局被设计为最小化
串扰。
水平和垂直布线资源的每一行或
列包括：
24大排长龙
120六角线
40双行
16直接连接线（共四个方向）
块状SelectRAM存储器
在块状SelectRAM内存资源的18 KB
双口RAM ，可编程从16K ×1位至512× 36
位，在各种深度和宽度配置。每个端口
完全同步的，独立的，提供三种
＆ QUOT ;读期间写＆ QUOT ;模式。块状SelectRAM内存
级联，以实现大型嵌入式存储块。
对于双端口和赎罪支持的内存配置
GLE -端口模式显示在
表3中。
表3：
双端口和单端口配置
16K ×1位
8K ×2个比特
4K ×4位
2K ×9位
1K ×18位
512× 36位
DS031-1 （ V2.0 ） 2003年8月1日
产品speci fi cation
www.xilinx.com
1-800-255-7778
4个模块1
4
1
R
的Virtex -II FPGA平台：
完整的数据表
产品speci fi cation
DS031 （ V3.5 ） 2007年11月5日
模块1 ：
介绍和概述
7页
性能概要
概述
架构
器件/封装组合和最大I / O
订购示例
模块三：
DC和开关特性
43页
电气特性
性能特点
开关特性
引脚到引脚输出参数指引
引脚对引脚输入参数指引
DCM时序参数
源同步开关特性
模块二：
功能说明
41页
详细说明
-
-
-
-
-
-
-
输入/输出模块（IOB ）
数控阻抗（ DCI ）
可配置逻辑块（CLB ）
18 - KB块状SelectRAM 资源
18位x 18位乘法器
全局时钟多路复用器缓冲器
数字时钟管理器（ DCM ）
模块四：
引线的信息
226页
引脚德网络nitions
接脚分布表
-
-
-
-
-
-
-
-
-
-
CS144 / CSG144晶片级BGA封装
FG256 / FGG256细间距BGA封装
FG456 / FGG456细间距BGA封装
FG676 / FGG676细间距BGA封装
BG575 / BGG575标准BGA封装
BG728 / BGG728标准BGA封装
FF896倒装芯片精细间距BGA封装
FF1152分别以倒装芯片精细间距BGA封装
FF1517倒装芯片精细间距BGA封装
BF957Flip - BGA封装的芯片
路由
创建设计
CON组fi guration
重要注意事项：
页，图和表格中的数字从1开始的每个模块，每个模块都有自己的版本
在最后的历史。使用PDF "Bookmarks"窗格，导航更方便本卷。
2000-2007 Xilinx公司保留所有权利。 XILINX ， Xilinx标，品牌窗口，并包含其他指定品牌均属Xilinx公司所有其他的商标。
商标是其各自所有者的财产。
DS031 （ V3.5 ） 2007年11月5日
产品speci fi cation
www.xilinx.com
1
7
R
的Virtex -II FPGA平台：
介绍和概述
产品speci fi cation
DS031-1 （ V3.5 ） 2007年11月5日
的Virtex -II摘要功能
业界首个平台FPGA解决方案
IP -沉浸架构
- 密度从40K至800万系统门
- 420 MHz的内部时钟速度（高级数据）
- 840+ Mb / s的I / O（高级数据）
SelectRAM 存储器层次结构
- 双口RAM中的18 Kbit的块状SelectRAM 3兆
资源
- 高达1.5 MB的分布式SelectRAM资源
高性能外部存储器的接口
- DRAM接口
·
SDR / DDR SDRAM
·
网络FCRAM
·
低延迟DRAM
- SRAM接口
·
SDR / DDR SRAM
·
QDR SRAM
- CAM接口
算术函数
- 专用18位x 18位乘法器模块
- 快速先行进位逻辑链
灵活的逻辑资源
- 高达93,184内部寄存器/锁存器时钟
启用
- 高达93184查找表（LUT）或级联
16位的移位寄存器
- 宽多路复用器和宽输入功能的支持
- 横向级联链和萨姆 - -产品
支持
- 内部三态布辛
高性能时钟管理电路
- 高达12 DCM （数字时钟管理器）模块
·
精确的时钟去歪斜
·
灵活的频率综合
·
高分辨率的相移
- 16个全局时钟多路复用缓冲器
主动互连技术
- 第四代分段路由结构
- 可预测的，快速的路由延迟，独立
扇出
的SelectIO 技术 - 超
- 多达1,108个用户I / O的
- 19单端和差分6标准
- 可编程的灌电流（2 mA至24 mA）的每个I / O
- 数控阻抗（ DCI） I / O ：片
终端电阻的单端I / O标准
-
-
-
-
PCI -X兼容的（ 133兆赫和66兆赫） ，在3.3V
符合PCI标准（ 66 MHz和33 MHz）的电压为3.3V
的CardBus兼容的（ 33 MHz）的电压为3.3V
差分信号
·
840 Mb / s的低电压差分信号I / O
（LVDS）与电流模式驱动
·
总线LVDS I / O
·
闪电数据传输（ LDT ）， I / O和电流
驱动程序的缓冲区
·
低电压正射极耦合逻辑
（ LVPECL ）， I / O
·
内置DDR输入和输出寄存器
- 自主知识产权的高性能SelectLink
技术
·
高带宽数据路径
·
双倍数据速率（ DDR ）链接
·
基于网络的高密度脂蛋白的产生方法
支持赛灵思基金会和联盟
系列开发系统
- 综合的VHDL和Verilog设计流程
- 10M的系统门设计编译
- 互联网团队设计（ ITD ）工具
基于SRAM的系统内配置
- 快速SelectMAP配置
- 三重数据加密标准（ DES ）的安全性
选项（比特流加密）
- 符合IEEE 1532的支持
- 部分重配置
- 无限的可重编程
- 回读功能
0.15微米的8层金属工艺与0.12微米
高速晶体管
1.5V (V
CCINT
）内核电源， 3.3V专用
V
CCAUX
辅助和V
CCO
I / O电源
IEEE 1149.1兼容的边界扫描逻辑
支持
倒装芯片和引线键合球栅阵列（ BGA ）
三种标准细牙套餐（0.80毫米，
1.00毫米和1.27毫米）
可提供无铅焊线BGA器件
包装（
www.xilinx.com/pbfree ）
100 ％出厂测试
2000-2007 Xilinx公司保留所有权利。 XILINX ， Xilinx标，品牌窗口，并包含其他指定品牌均属Xilinx公司所有其他的商标。
商标是其各自所有者的财产。
DS031-1 （ V3.5 ） 2007年11月5日
产品speci fi cation
www.xilinx.com
4个模块1
1
R
的Virtex -II FPGA平台：介绍和概述
表1：
的Virtex -II现场可编程门阵列家族成员
CLB
（ 1 CLB = 4片=最大值128位）
系统
门
40K
80K
250K
500K
1M
1.5M
2M
3M
4M
6M
8M
ARRAY
排x上校
8x8
16 x 8
24 x 16
32 x 24
40 x 32
48 x 40
56 x 48
64 x 56
80 x 72
96 x 88
112 x 104
最大
分布
RAM千位
8
16
48
96
160
240
336
448
720
1,056
1,456
倍增器
块
4
8
24
32
40
48
56
96
120
144
168
SelectRAM块
18千位
块
4
8
24
32
40
48
56
96
120
144
168
最大内存
（千位）
72
144
432
576
720
864
1,008
1,728
2,160
2,592
3,024
最大I / O
PADS
(1)
88
120
200
264
432
528
624
720
912
1,104
1,108
设备
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
切片
256
512
1,536
3,072
5,120
7,680
10,752
14,336
23,040
33,792
46,592
DCM的
4
4
8
8
8
8
8
12
12
12
12
注意事项：
1.在查看详细信息
表2中， “用户I / O引脚的最大次数”
.
概述
在Virtex- II系列平台FPGA开发高
从低密度高性能高密度设计，
基于IP内核和定制组件。家庭
提供电信完整的解决方案，无线
少，网络，视频，以及DSP的应用，包括
PCI ，LVDS和DDR接口。
前缘为0.15μm / 0.12μm的CMOS 8层金属
过程与Virtex- II架构是为高优化
速度与低功耗。结合广泛的VARI-
灵活的特性， ETY和大密度范围高达
千万系统门的Virtex -II系列增强亲
可编程逻辑设计能力，是一个功能强大的替代方案
天然掩盖编程的门阵列。如图
表1
在Virtex- II系列包括11名成员，包括
从40K到800万系统门。
线键合封装CS ， FG和BG是可选可用
安倍晋三在无铅版本南玻， FGG和BGG 。看
的Virtex-II
订购的例子，第6页。
表2
示出的用户I / O可用的最大数目。
在Virtex - II器件/封装组合表（表
6
at
这一节的末尾）详述的I / O的最大数量
使用引线键合或倒装芯片的每个设备和包
技术。
表2：
用户I / O引脚数最多
设备
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
引线键合
88
120
200
264
328
392
-
516
-
-
-
倒装芯片
-
-
-
-
432
528
624
720
912
1,104
1,108
包装
产品包括球栅阵列（ BGA ）封装，
0.80毫米，1.00毫米，并1.27毫米间距。除了TRA-
ditional引线键合互连，倒装芯片互连是
在一些对BGA产品的使用。利用倒装芯片
互连提供了更多的I / O可能比在引线键合
类似版本的软件包。倒装芯片结构
提供高引脚的组合具有较高的热计算
的能力。
DS031-1 （ V3.5 ） 2007年11月5日
产品speci fi cation
www.xilinx.com
4个模块1
2
R
的Virtex -II FPGA平台：介绍和概述
架构
的Virtex -II阵列概述
Virtex-II器件都具有用户可编程门阵列
各种配置元素。在Virtex - II架构
对于高密度和高性能的逻辑最优化
设计。如图
图1中，
可编程设备是
包括输入/输出模块（IOB ）和内部的
可配置逻辑块（ CLB）是。
可编程I / O模块提供的接口
封装引脚和内部可配置逻辑。最
流行和前沿的I / O标准支持
可编程IOB的。
DCM
全局时钟多路复用器
DCM
IOB
可配置逻辑
可编程I / O
CLB
块状SelectRAM
倍增器
DS031_28_100900
图1：
的Virtex -II体系结构概述
内部可配置逻辑电路包括四个主要元件
组织中的规则阵列。
可配置逻辑块（CLB ）提供的功能
对于组合和同步逻辑单元，
包括基本的存储元件。 BUFTs （ 3态
缓冲区），每个CLB元件驱动相关
专用分割的水平布线资源。
块状SelectRAM内存模块提供大
的双端口RAM 18千比特的存储元件。
乘法器模块是18位×18位专用
乘法器。
DCM （数字时钟管理器）模块提供
自校准，对于时钟的全数字解
配送延迟补偿，时钟乘法
和分裂，粗粒度和细粒度时钟相位
换挡。
配置，可重新加载修改功能
的可编程元件。
的Virtex -II产品特点
本节简要介绍的Virtex -II的特点。
输入/输出模块（IOB ）
IOB可编程和可分类如下：
使用可选的单倍数据速率输入块或
双倍数据速率（DDR ）寄存器
使用可选的单倍数据速率或DDR输出块
寄存器，和一个可选的三态缓冲器，被驱动
直接地或通过一个或DDR寄存器
双向块（输入和输出的任意组合
CON连接gurations ）
新一代可编程布线资源被称为
主动互连技术互连所有这些
元素。一般的路由矩阵（ GRM）是阵列
路由交换机。每个可编程元件被连接到一个
切换矩阵，从而允许多个连接到一般
路由矩阵。总体可编程互连
分层的，旨在支持高速设计。
所有可编程元件，包括路由
资源，被存储在静态存储器中的值控制
细胞。这些值时，在存储器单元加载
DS031-1 （ V3.5 ） 2007年11月5日
产品speci fi cation
这些寄存器是边沿触发的D型触发器
或电平敏感锁存器。
IOB支持以下单端I / O标准：
LVTTL ， LVCMOS （ 3.3V ， 2.5V ，1.8V和1.5V ）
PCI -X兼容的（ 133兆赫和66兆赫） ，在3.3V
符合PCI标准（ 66 MHz和33 MHz）的电压为3.3V
的CardBus兼容的（ 33 MHz）的电压为3.3V
GTL和GTLP
www.xilinx.com
4个模块1
3
R
的Virtex -II FPGA平台：介绍和概述
乘法器模块与各个SelectRAM MEM-相关
ORY块。乘法器块是专用的18 ×18位
乘数和基于块上的操作进行了优化
SelectRAM内容在一个端口上。可在18× 18乘法器
可以独立于块状SelectRAM资源的使用。
读/乘/累加操作和DSP滤波器struc-
Tures的是非常有效的。
两者SelectRAM存储器和乘法器资源
连接到四个开关矩阵访问一般
布线资源。
HSTL （ I类， II ， III ，和IV ）
SSTL （ 3.3V和2.5V ， I类和II ）
AGP-2X
该数控阻抗（ DCI）的I / O功能，自动
matically提供片上端接的每个I / O单元。
IOB元件还支持以下差分显
信令I / O标准：
LVDS
BLVDS （总线LVDS ）
ULVDS
LDT
LVPECL
全局时钟
在DCM和全局时钟多路复用器缓冲器提供
设计高速时钟的完整解决方案
计划。
多达12个DCM块可用。以产生抗扭斜
内部或外部时钟，每个DCM可以用来消除
内特时钟分配延迟。 DCM还提供90- ，
180-和270度的相移输出的版本
时钟。细粒度相移提供了高解析度
中的时钟的1/256的增量相位调整
期。非常灵活的频率合成提供了一个时钟
输出频率等于输入时钟的所有的M / D比
频率，其中M和D是两个整数。对于确切的
时序参数见
的Virtex -II电气特性。
Virtex-II器件具有16个全局时钟MUX缓冲器，用起来
每个象限8时钟网络。每个全局时钟MUX
缓冲区可以选择的两个时钟输入和开关1
无干扰，从一个时钟到另一个。每个DCM块
能够驱动多达四个的16个全局时钟MUX缓冲器。
两个相邻的焊盘被用于每一个差分对。两
4 IOB块连接到一个开关矩阵来访问
布线资源。
可配置逻辑块（CLB ）
CLB资源包括四片和两个三态缓冲器。
每片包含并等效于：
两个函数发生器（F & G）
两个存储元件
算术逻辑门
大型多路复用器
广泛的功能能力
快速进位前瞻链
横向级联链（或门）
函数发生器F & G为可配置为4路输入
查找表（LUT） ，作为16位的移位寄存器，或者为16比特
分布式SelectRAM内存。
另外，两个存储元件是边沿触发
复位此输出的D型触发器或电平敏感的锁存器。
每个CLB具有内部快速互连，并且连接到
开关矩阵，获得普通布线资源。
路由资源
该IOB ， CLB ，块状SelectRAM ，乘法器和DCM元素
ments都使用相同的互连方案，并且在同一
进入全球路由矩阵。时序模型
共享，大大提高了perfor-的可预测性
曼斯高速设计。
总共有16个全局时钟线，具有八个可用
每个象限。此外， 24的垂直和水平长
每行或列线以及大规模仲和
本地路由资源，提供快速的互连。的Virtex-II
缓冲互连相对不受网
扇出和互连布局被设计为最小化
串扰。
水平和垂直布线资源的每一行或
列包括：
24大排长龙
120六角线
40双行
16直接连接线（共四个方向）
块状SelectRAM存储器
在块状SelectRAM内存资源的18 KB
双口RAM ，可编程从16K ×1位至512× 36
位，在各种深度和宽度配置。每个端口
完全同步的，独立的，提供三种
＆ QUOT ;读期间写＆ QUOT ;模式。块状SelectRAM内存
级联，以实现大型嵌入式存储块。
对于双端口和赎罪支持的内存配置
GLE -端口模式显示在
表3中。
表3：
双端口和单端口配置
16K ×1位
8K ×2个比特
4K ×4位
2K ×9位
1K ×18位
512× 36位
DS031-1 （ V3.5 ） 2007年11月5日
产品speci fi cation
www.xilinx.com
4个模块1
4
<BL Blue>
R
Platform Flash在系统
可编程配置
PROM的
产品speci fi cation
DS123 （ V2.9 ） 2006年5月9日
0
特点
在系统可编程PROM中的配置
赛灵思FPGA
低功耗先进的CMOS NOR闪存工艺
20,000编程/擦除周期耐力
工作在整个工业温度范围
（ -40℃至+ 85℃）
IEEE标准1149.1 / 1532边界扫描（ JTAG ）
支持程序设计，原型设计和测试
标准FPGA的JTAG命令启动
CON组fi guration
级联存储较长或多个比特流
专用边界扫描（ JTAG ） I / O电源
(V
CCJ
)
I / O引脚兼容电压等级从
1.5V至3.3V
设计支持使用Xilinx ISE联盟和
基金会ISE系列软件包
XCF01S/XCF02S/XCF04S
3.3V电源电压
系列FPGA配置界面（最多33兆赫）
可在小尺寸的VO20和VOG20
包。
1.8V电源电压
串行或并行FPGA配置接口
（高达33 MHz）的
可在小尺寸VO48 ， VOG48 ， FS48 ，
和FSG48包
设计修改技术实现了存储和
访问多个设计修订的
CON组fi guration
内置的数据解压缩兼容赛灵思
先进的压缩技术
XCF08P/XCF16P/XCF32P
表1：
平台上的Flash PROM特点
设备
密度
V
CCINT
V
CCO
范围
V
CCJ
范围
套餐
节目
在系统
通过JTAG
串行
CONFIG 。
并行
CONFIG 。
设计
Revisioning
压缩
XCF01S
XCF02S
XCF04S
XCF08P
XCF16P
XCF32P
1兆位
2兆位
4兆位
8兆位
16兆位
32兆位
3.3V
3.3V
3.3V
1.8V
1.8V
1.8V
1.8V – 3.3V 2.5V – 3.3V
1.8V – 3.3V 2.5V – 3.3V
1.8V – 3.3V 2.5V – 3.3V
1.5V – 3.3V 2.5V – 3.3V
1.5V – 3.3V 2.5V – 3.3V
1.5V – 3.3V 2.5V – 3.3V
VO20/VOG20
VO20/VOG20
VO20/VOG20
VO48/VOG48
FS48/FSG48
VO48/VOG48
FS48/FSG48
VO48/VOG48
FS48/FSG48
描述
赛灵思推出平台的Flash一连串的系统
可编程配置PROM 。可在1到32
兆位（兆位）的密度，这些PROM中提供
易于使用，具有成本效益，并且可重新编程的方法
用于存储大量的Xilinx FPGA配置比特流。该
平台闪存PROM系列包括两个3.3V
XCFxxS PROM和1.8V XCFxxP PROM 。该XCFxxS
版本包括4兆位， 2 - Mb和1兆位PROM的那
支持主串行和从串行FPGA配置
模式（图
1 ，第2页） 。
该XCFxxP版本包括
支持主站32兆位， 16兆位，和8兆比特PROM的
串行，从串行，主动SelectMAP和从
SelectMAP FPGA配置模式（图
2 ，第2页） 。
的平台闪存PROM家人摘要
并且支持的功能显示在
表1中。
2003-2006 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
PowerPC是IBM公司的商标。所有其他商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS123 （ V2.9 ） 2006年5月9日
www.xilinx.com
1
R
Platform Flash在系统可编程配置PROM
CLK
CE
OE /复位
TCK
TMS
TDI
TDO
控制
和
JTAG
接口
数据
内存
地址
数据
串行
接口
首席执行官
数据（ D0 ）
串行模式
CF
ds123_01_30603
图1：
XCFxxS平台闪存PROM框图
FI
CLK
CE
EN_EXT_SEL
OE /复位
忙
OSC
解压缩器
TCK
TMS
TDI
TDO
CLKOUT
控制
和
JTAG
接口
数据
地址
内存
数据
串行
or
并行
接口
首席执行官
数据（ D0 ）
（串行/并行模式）
D[1:7]
（并行模式）
CF
REV_SEL [1 ：0]的
ds123_19_122105
图2：
XCFxxP平台闪存PROM框图
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。具有CF的高，一
CE和OE启用后，存取时间短，数据
可在PROM的数据（ D0）销连接到
FPGA的DIN引脚。新的数据是可用很短的访问
之后的每个时钟上升沿的时间。在FPGA生成
时钟脉冲的适当数目，完成
配置。
当FPGA处于从串行模式下， PROM和
FPGA都时钟由外部时钟源，或
可选的只有XCFxxP PROM ， PROM的可
用来驱动FPGA的配置时钟。
该XCFxxP版本的平台的Flash PROM也
支持主动SelectMAP和从动SelectMAP （或
从并行） FPGA配置模式。当FPGA
在主SelectMAP模式下，FPGA生成
配置时钟驱动PROM 。当FPGA
是从SelectMAP模式，无论是外部振荡器
将生成的配置时钟驱动存储器PROM和
在FPGA ，或任选的XCFxxP PROM可用于
驱动FPGA的配置时钟。繁忙和低
CF高， CE和OE启用后，数据可在
DS123 （ V2.9 ） 2006年5月9日
在PROM的数据（D0 - D7 ）引脚。新的数据是可用
之后的每个时钟上升沿短的存取时间。该数据是
时钟到FPGA上的下一个上升沿
CCLK 。一个自由运行的振荡器可以在从使用
并行/从SelecMAP模式。
该XCFxxP版本的平台的Flash PROM的规定
额外的高级功能。内置的数据解压缩
支持利用压缩PROM的文件，并设计
修订允许多个设计修改存储在
一个PROM或存储在多个PROM中。设计
revisioning ，外部引脚或内部控制位来
选择活动的设计修改。
多平台闪存PROM设备可级联
支持在需要时较大的配置文件
针对大型FPGA器件或针对多个FPGA
菊花链方式连接在一起。当利用先进
特点为XCFxxP平台的Flash PROM ，如
设计修订，其中编程跨度级联文件
PROM器件只能用于级联链被创建
只包含XCFxxP PROM中。如果高级XCFxxP
功能没有启用，那么级联链可
包括XCFxxP和XCFxxS PROM中。
www.xilinx.com
2
R
Platform Flash在系统可编程配置PROM
该平台的Flash PROM的与所有现有的FPGA器件系列的兼容。赛灵思FPGA的参考名单，
相应的兼容平台的Flash PROM中给出了
表2中。
平台闪存PROM和他们的能力的名单
在给定的
表3 ，第4页。
表2：
Xilinx FPGA和兼容的平台的Flash
PROM的
FPGA
的Virtex - 5 LX
XC5VLX30
XC5VLX50
XC5VLX85
XC5VLX110
XC5VLX220
XC5VLX330
的Virtex- 4 LX
XC4VLX15
XC4VLX25
XC4VLX40
XC4VLX60
XC4VLX80
XC4VLX100
XC4VLX160
XC4VLX200
的Virtex- 4 FX
XC4VFX12
XC4VFX20
XC4VFX40
XC4VFX60
XC4VFX100
XC4VFX140
的Virtex- 4 SX
XC4VSX25
XC4VSX35
XC4VSX55
的Virtex - II Pro X中
XC2VPX20
XC2VPX70
的Virtex -II Pro的
XC2VP2
XC2VP4
XC2VP7
XC2VP20
XC2VP30
XC2VP40
XC2VP50
XC2VP70
XC2VP100
1,305,376
3,006,496
4,485,408
8,214,560
11,589,920
15,868,192
19,021,344
26,098,976
34,292,768
XCF02S
XCF04S
XCF08P
XCF08P
XCF16P
XCF16P
XCF32P
XCF32P
XCF32P
(2)
8,214,560
26,098,976
XCF08P
XCF32P
9,147,648
13,700,288
22,749,184
XCF16P
XCF16P
XCF32P
4,765,568
7,242,624
14,936,192
21,002,880
33,065,408
47,856,896
XCF08P
XCF08P
XCF16P
XCF32P
XCF32P
XCF32P+XCF16P
4,765,568
7,819,904
12,259,712
17,717,632
23,291,008
30,711,680
40,347,008
51,367,808
XCF08P
XCF08P
XCF16P
XCF32P
XCF32P
XCF32P
XCF32P+XCF08P
XCF32P+XCF32P
8,374,016
12,556,672
21,845,632
29,124,608
53,139,456
XCF08P
XCF16P
XCF32P
XCF32P
XCF32P+XCF32P
表2：
Xilinx FPGA和兼容的平台的Flash
PROM的
（续）
FPGA
的Virtex-II
(3)
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
的Virtex -E
XCV50E
XCV100E
XCV200E
XCV300E
XCV400E
XCV405E
XCV600E
XCV812E
XCV1000E
XCV1600E
XCV2000E
XCV2600E
XCV3200E
VIRTEX
XCV50
XCV100
XCV150
XCV200
XCV300
XCV400
XCV600
XCV800
XCV1000
Spartan-3E
XC3S100E
XC3S250E
XC3S500E
581,344
1,352,192
2,267,136
XCF01S
XCF02S
XCF04S
559,200
781,216
1,040,096
1,335,840
1,751,808
2,546,048
3,607,968
4,715,616
6,127,744
XCF01S
XCF01S
XCF01S
XCF02S
XCF02S
XCF04S
XCF04S
XCF08P
XCF08P
630,048
863,840
1,442,016
1,875,648
2,693,440
3,430,400
3,961,632
6,519,648
6,587,520
8,308,992
10,159,648
12,922,336
16,283,712
XCF01S
XCF01S
XCF02S
XCF02S
XCF04S
XCF04S
XCF04S
XCF08P
XCF08P
XCF08P
XCF16P
XCF16P
XCF16P
360,096
635,296
1,697,184
2,761,888
4,082,592
5,659,296
7,492,000
10,494,368
15,659,936
21,849,504
29,063,072
XCF01S
XCF01S
XCF02S
XCF04S
XCF04S
XCF08P
XCF08P
XCF16P
XCF16P
XCF32P
XCF32P
CON组fi guration
流
平台上的Flash PROM
(1)
CON组fi guration
流
平台上的Flash PROM
(1)
79704832 XCF32P + XCF32P + XCF16P
DS123 （ V2.9 ） 2006年5月9日
www.xilinx.com
3
R
Platform Flash在系统可编程配置PROM
表2：
Xilinx FPGA和兼容的平台的Flash
PROM的
（续）
FPGA
XC3S1200E
XC3S1600E
Spartan-3L
XC3S1000L
XC3S1500L
XC3S5000L
Spartan-3
XC3S50
XC3S200
XC3S400
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
的Spartan- IIE
XC2S50E
XC2S100E
XC2S150E
XC2S200E
XC2S300E
XC2S400E
XC2S600E
的Spartan- II
XC2S15
XC2S30
XC2S50
XC2S100
XC2S150
XC2S200
注意事项：
1.
2.
3.
如果设计修订或其他高级功能的支持
需要时， XCFxxP可以作为一种替代
XCF01S ， XCF02S ，或XCF04S 。
假设使用的压缩。
最大可能的Virtex-II比特流大小来指定。参考
与Virtex -II用户指南关于bitgen选项的信息
影响比特流的大小。
程序设计
在系统编程
在系统可编程的PROM可编程
单独或两个以上的可以菊花链连接在一起
并通过标准的4针JTAG在系统编程
协议中所示
网络连接gure 3 。
在系统编程
提供快速，高效的设计迭代和消除
不必要的包裹处理和管座。该
编程数据序列被输送到装置
无论是采用Xilinx公司的iMPACT软件和赛灵思下载
电缆，一个第三方的JTAG开发系统，一
JTAG兼容板测试仪，或一个简单的微处理器
接口仿真JTAG指令序列。该
iMPACT软件能同时输出串行矢量格式（ SVF ）
文件与任何工具的使用接受SVF格式，包括
自动测试设备。在系统内编程，
首席执行官输出驱动为高电平。所有其他输出都在举行
高阻抗状态，或在在钳位电平举行
在系统编程。在系统编程是完全
横跨推荐的工作电压支撑并
温度范围。
CON组fi guration
流
3,832,320
5,957,760
3,223,488
5,214,784
13,271,936
439,264
1,047,616
1,699,136
3,223,488
5,214,784
7,673,024
11,316,864
13,271,936
630,048
863,840
1,134,496
1,442,016
1,875,648
2,693,440
3,961,632
197,696
336,768
559,200
781,216
1,040,096
1,335,840
平台上的Flash PROM
(1)
XCF04S
XCF08P
XCF04S
XCF08P
XCF16P
XCF01S
XCF01S
XCF02S
XCF04S
XCF08P
XCF08P
XCF16P
XCF16P
XCF01S
XCF01S
XCF02S
XCF02S
XCF02S
XCF04S
XCF04S
V
CC
XCF01S
GND
XCF01S
XCF01S
XCF01S
XCF01S
XCF02S
(a)
(b)
DS026_02_082703
图3：
JTAG在系统编程操作
（一）焊接设备到PCB
（二）计划使用下载电缆
OE /复位
1/2/4兆位XCFxxS平台的Flash PROM的在系统
规划算法导致发行内部的
设备复位，导致OE / RESET脉冲低电平。
外部编程
赛灵思可重新编程的PROM ，也可以通过编程
赛灵思MULTIPRO桌面工具或第三方设备
程序员。这提供了使用的附加的灵活性
具有在系统可编程预编程的设备
选项为今后的改进和设计变更。
表3：
平台上的Flash PROM容量
平台
闪存PROM
XCF01S
XCF02S
XCF04S
CON组fi guration
位
平台
闪存PROM
CON组fi guration
位
8,388,608
16,777,216
33,554,432
1,048,576 XCF08P
2,097,152 XCF16P
4,194,304 XCF32P
DS123 （ V2.9 ） 2006年5月9日
www.xilinx.com
4
R
Platform Flash在系统可编程配置PROM
操作。对于XCFxxS PROM ，读保护
安全位被置为整个设备，并重新读
保护安全位需要擦除整个设备。为
在XCFxxP PROM的读保护安全位可设置
对于个性化的设计修改，并重新读
保护位要求删除特定的设计修改。
可靠性和耐用性
赛灵思在系统可编程产品提供
20000保证耐力水平系统
编程/擦除周期和20的最小数据保持
年。每个器件满足所有的功能，性能和
在此忍耐极限数据保存规范。
写保护
设计安全性
赛灵思在系统可编程平台闪存PROM
器件集成了先进的数据安全功能，以充分
防止未经授权的FPGA编程数据
通过JTAG读取。该XCFxxP PROM的也可以是
编程以防止意外的写入通过JTAG 。
表4
和
表5
显示可用的安全设置
在XCFxxS PROM和XCFxxP PROM ，分别。
该XCFxxP PROM设备还允许用户编写
保护（或锁定），特定的设计修改，以防止
无意擦除或编程操作。一旦设定，
写保护安全位为个性化的设计修改
必须复位（使用UNLOCK命令后面
ISC_ERASE命令）擦除或编程前
就可以执行操作。
表4：
XCFxxS设备数据安全选项
读保护
读保护安全位可以由用户来设定
防止内部编程模式被读取或
通过JTAG复制。读保护并不妨碍写
表5：
XCFxxP设计修订数据安全选项
读保护
复位（默认）
复位（默认）
SET
SET
读保护
复位（默认）
SET
读取/验证
抑制
节目
抑制
抹去
抑制
写保护
复位（默认）
SET
复位（默认）
SET
读取/验证
抑制
抑制方案
擦除抑制的
IEEE 1149.1边界扫描（ JTAG ）
该平台闪存PROM系列是与IEEE兼容
1149.1边界扫描标准和IEEE 1532
在系统配置标准。测试访问端口（TAP ）
并提供寄存器，支持所有必要的边界
扫描的指令，以及许多可选的
由IEEE标准规定的说明。 1149.1 。此外，该
JTAG接口用于实现在系统编程
商（ISP） ，以方便配置，擦除和验证
操作平台的Flash PROM设备上。
表6
第6页
列出了必需的和可选的边界扫描
在平台闪存PROM中支持的指令。参考
以IEEE标准。 1149.1规范的完整
的边界扫描体系结构的描述和所要求的
和可选说明。
注意！
该XCFxxP JTAG TAP暂停状态是不完全符合
在JTAG 1149.1规范。如果一个JTAG移位操作的暂时停顿
要求，则停止JTAG TCK时钟和维护中的JTAG TAP
JTAG移位IR或Shift -DR TAP状态。不要过渡XCFxxP JTAG TAP
通过JTAG暂停IR或暂停-DR TAP状态暂时暂停
JTAG移位操作。
指令寄存器
指令寄存器（ IR）为平台闪存PROM
的指令期间被连接到TDI和TDO之间
扫描序列。在准备的指令扫描
序，指令寄存器的并行加载了
固定指令捕捉模式。这个图案被移出
到TDO （ LSB在前），在指令移入
指令寄存器从TDI 。
XCFxxS指令寄存器（ 8位宽）
的指令寄存器（IR ）的XCFxxS PROM是8
位宽，并且在一个连接TDI和TDO之间
指令扫描序列。的详细组成
指令俘获模式中示出
表7中，第6页。
该指令捕捉模式移出XCFxxS的
装置包括红外[7：0 ] 。 IR [ 7：5]是保留位，并且设置
至逻辑0。该控制器状态字段，红外[4]，包含逻辑1，如果
该设备是目前在系统配置（ ISC ）
模式;否则，它包含逻辑0的安全字段，
IR [3]，包含逻辑1，如果该设备已经被编程
在安全选项打开的情况;否则，它包含
DS123 （ V2.9 ） 2006年5月9日
www.xilinx.com
5
0
R
XC17V00系列配置PROM
0
8
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
特点
一次性可编程（OTP）的只读存储器
设计为存储的配置比特流
赛灵思
FPGA器件
简单的界面，在FPGA
级联存储较长或多个比特流
可编程复位极性（高有效或
低）与不同的FPGA解决方案的兼容性
低功耗CMOS浮栅工艺
3.3V电源电压
保证20年寿命数据保存
可在紧凑的塑料封装： VQ44 ， PC44 ，
PC20 ， VO8和SO20
(1)
通过领先的程序员编程支持
制造商
采用ISE设计支持
FOUNDATION和
ISE WebPACK的软件
双配置方式的XC17V16和
XC17V08
(1)
器件
串行慢/快配置（最多为20 MB /秒）
平行（在20 MHz到160 Mb / s的）
描述
Xilinx公司推出的高密度XC17V00家族
配置PROM该功能提供一种易于使用，成本
有效的方法来存储大量的Xilinx FPGA配置
比特流。在3.3V系列初始设备可用
16兆， 8兆， 4兆， 2兆， 1兆密度。看
图1
和
图2
为XC17V00的简化框图
家庭。
该XC17V00 PROM配置Xilinx的FPGA使用
FPGA的串行配置模式界面。当
FPGA是主串模式下，它会生成一个配置
时钟驱动PROM 。后短的存取时间
时钟的上升沿，数据出现在PROM的数据输出
销，其连接到FPGA的DIN管脚。该FPGA
产生的时钟脉冲的适当数量
完成配置。配置完成后，它会禁用
舞会。当FPGA处于从串行模式下， PROM
而FPGA必须同时时钟由一个输入信号。
该XC17V08
(1)
和XC17V16 PROM可以任选
配置赛灵思FPGA采用FPGA的并行
（ SelectMAP ）配置模式界面。当FPGA
在主SelectMAP模式下，FPGA产生
配置时钟驱动PROM 。
当FPGA处于从SelectMAP模式，外部，
自激振荡器产生的时钟配置
驱动PROM和FPGA中。后上升
配置时钟（ CCLK ）的边缘，数据可在
PROM的数据（ D0 - D7 ）引脚。该数据被移入
FPGA在CCLK的下一个上升沿（图
3).
多个PROM中可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
链是相互关联的。所有设备都兼容，
可级联与家庭中的其他成员。
对器件编程，无论是赛灵思ISE基金会或
ISE WebPACK的软件编译FPGA设计文件转换成
一个标准的十六进制格式，然后将其转移到最
商业PROM编程器。
1.具体零件号和封装组合已经停产。请参阅
XCN07010.
停产零件编号和封装组合
留在这个数据表，以供参考。
版权所有2000年至2008年赛灵思公司XILINX ， Xilinx标，的Virtex ，斯巴达， ISE和其他指定的品牌包括本文是赛灵思在美国商标和
其他国家。所有其他商标均为其各自所有者的财产。
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
www.xilinx.com
1
R
XC17V00系列配置PROM
X -参考目标 - 图1
VCC
VPP
GND
复位/
OE
or
OE /
RESET
CE
首席执行官
CLK
地址计数器
TC
EPROM
CELL
矩阵
产量
OE
数据
DS073_01_072600
图1：
简化框图XC17V04 ， XC17V02
(1)
和XC17V01
（不显示编程电路）
X -参考目标 - 图2
VCC
VPP
GND
复位/
OE
or
OE /
RESET
CE
首席执行官
CLK
地址计数器
TC
忙
EPROM
CELL
矩阵
产量
8
OE
D0数据
（串行或并行模式）
7
7
D[1:7]
（ SelectMAP接口）
DS073_02_031506
图2：
简化框图XC17V16和XC17V08
(1)
（不显示编程电路）
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
www.xilinx.com
2
R
XC17V00系列配置PROM
引脚说明
DATA [ 0：7]
对应的内部地址的数组数据值
柜台位置是输出使能数据[ 0-7 ]输出
销（多个）时， CE是活动的， OE是活动的，并且内部
地址计数器不增加超出其终端
计数（ TC ）值。否则，所有的数据引脚处于高
阻抗状态时， CE是无效的， OE是无效的，或者
内部地址计数器递增超出其
终端计数（ TC）值。
该XC17V01 ， XC17V02和XC17V04只具有
单个数据输出引脚连接到FPGA的串行
配置数据输入引脚。
该XC17V08和XC17V16有D [ 0-7]输出引脚。
在器件编程的XC17V08和XC17V16
在任一串行输出模式必须被编程为使用或
并行输出模式。对于XC17V08和XC17V16设备
编程为串行输出模式下，只有D0销是
启用数据输出到的Virtex
系列FPGA系列
配置数据输入引脚。在串行模式下， D [ 1-7]
输出引脚保持在高阻抗状态，可能是
悬空。对于XC17V08和XC17V16设备
编程到并行输出模式，所有D [ 0-7]输出引脚
启用了字节宽的数据输出到FPGA
SelectMAP配置数据输入引脚。
数据/ D0引脚器件在一个双向I / O
编程。
首席执行官
芯片使能输出连接到下一个的CE输入
PROM菊花链。该输出为低电平时， CE
和OE输入都主动和内部地址
计数器已经增加超过其终端数
（ TC ）值。 CEO返回到高当OE变为无效或
CE变为高电平。
BUSY （ XC17V16和XC17V08只）
就断言BUSY输入高防止上升沿
从递增的内部地址计数器CLK和
保持在数据引脚的当前数据。
注意：
如果BUSY脚悬空，则可编程选项
在内部配合忙于内部下拉电阻必须设置
在器件编程。
V
PP
编程电压。上述规定的无过冲
最大电压允许在该引脚。对于正常的读
操作时，该引脚必须连接到V
CC
。否则，
这样可能会导致不可预测的，与温度有关
操作和在电路调试严重的问题。
注意！
不要让V
PP
浮动！
V
CC
和GND
正电源和接地引脚。
CLK
在CLK输入的每个上升沿递增内部
地址计数器，当CE是活动的， OE是活动的，则
内部地址计数器并没有增加它的过去
终端计数（ TC ）值， BUSY为低。
注意：
的BUSY状态仅适用于XC17V08和
XC17V16.
PROM引脚排列XC17V16和XC17V08
销未上市
表1
“无连接”。
表1：
引脚排列XC17V16和XC17V08
(1)
引脚名称
忙
D0
D1
44引脚VQFP （ VQ44 ）
24
40
29
42
27
9
25
14
19
43
13
15
6, 18, 28, 37, 41
21
44引脚PLCC （ PC44 ）
30
2
35
4
33
15
31
20
25
5
19
21
3, 12, 24, 34, 43
27
RESET / OE
该输入引脚的极性是可编程的，因为无论是
RESET / OE或OE / RESET 。的极性被设定为时间
器件编程。该设备默认为高电平有效
RESET ，但利用Xilinx FPGA的兼容性要求
极性与低电平有效复位进行编程。
当RESET处于激活状态时，地址计数器保持为“0” ，
并将该数据输出端处于高阻抗状态。
D2
D3
D4
D5
D6
D7
CLK
RESET / OE
（ OE / RESET ）
CE
GND
首席执行官
CE
高时，该引脚保持在内部地址计数器
复位时，使处于高阻抗状态的数据输出，并
强制器件进入低我
CC
待机模式。
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
www.xilinx.com
3
R
XC17V00系列配置PROM
引脚名称
V
PP
V
CC
注意事项：
1.
44引脚VQFP （ VQ44 ）
35
8, 16, 17, 26, 36, 38
44引脚PLCC （ PC44 ）
41
14, 22, 23, 32, 42, 44
NC
CLK
D2
GND
DATA(D0)
NC
VCC
GND
NC
NC
NC
NC
NC
GND
NC
VCC
D4
NC
NC
7
8
9
10
11
12
13
14
15
16
17
表1：
引脚排列XC17V16和XC17V08
(1)
（续）
6
5
4
3
2
1
44
43
42
41
40
VPP
NC
VCC
具体零件号和封装组合已
停产。请参阅
XCN07010.
容量
表2：
装置容量
器件
XC17V16
XC17V08
(1)
注意事项：
1.
具体零件号和封装组合已
停产。请参阅
XCN07010.
PC44
顶视图
CON组fi guration位
16,777,216
8,388,608
39
38
37
36
35
34
33
32
31
30
29
NC
NC
NC
NC
D1
GND
D3
VCC
D5
忙
NC
引脚图XC17V16和XC17V08
NC
CLK
D2
GND
DATA(D0)
NC
VCC
GND
VCC
VPP
NC
NC
OE /复位
D6
CE
VCC
VCC
GND
D7
NC
首席执行官
NC
18
19
20
21
22
23
24
25
26
27
28
DS073_13_101502
PROM引脚排列XC17V04 ， XC17V02和
XC17V01
销未上市
表3
“无连接”。
33
32
31
30
29
28
27
26
25
24
23
NC
NC
NC
NC
D1
GND
D3
VCC
D5
忙
NC
NC
NC
NC
NC
NC
GND
NC
VCC
D4
NC
NC
1
2
3
4
5
6
7
8
9
10
11
44
43
42
41
40
39
38
37
36
35
34
表3：
引脚排列XC17V04 ， XC17V02和XC17V01
引脚名称
数据
CLK
RESET / OE
（ OE / RESET ）
CE
GND
VQ44
顶视图
8-pin
VOIC
(V08)
(1)
20-pin
SOIC
(SO20)
(1,3)
20-pin
PLCC
(PC20)
(1,2)
44-pin
VQFP
(VQ44)
(2)
44-pin
PLCC
(PC44)
(2)
1
2
3
4
5
6
7
8
1
3
8
10
11
13
18
20
1
3
8
10
11
13
18
20
40
43
13
15
18, 41
21
35
38
2
5
19
21
24, 3
27
41
44
NC
OE /复位
D6
CE
VCC
VCC
GND
D7
NC
首席执行官
NC
12
13
14
15
16
17
18
19
20
21
22
首席执行官
V
PP
DS073_12_101502
V
CC
注意事项：
1.
2.
3.
XC17V01在这些封装。
XC17V02和XC17V04在这些封装。
具体零件号和封装组合已
停产。请参阅
XCN07010.
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
www.xilinx.com
4
R
XC17V00系列配置PROM
器件
XC17V04
XC17V02
(1)
XC17V01
注意事项：
1.
CON组fi guration位
4,194,304
2,097,152
1,679,360
具体零件号和封装组合已
停产。请参阅
XCN07010.
引脚图XC17V04 ， XC17V02
(1)
,
和XC17V01
NC
CLK
NC
GND
DATA(D0)
NC
VCC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
7
8
9
10
11
12
13
14
15
16
17
6
5
4
3
2
1
44
43
42
41
40
VPP
NC
表4：
装置容量
NC
CLK
NC
GND
DATA(D0)
NC
VCC
NC
容量
NC
PC44
顶视图
（见注2 ）
39
38
37
36
35
34
33
32
31
30
29
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
VPP
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
VQ44
顶视图
（见注2 ）
33
32
31
30
29
28
27
26
25
24
23
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
OE /复位
NC
CE
NC
NC
GND
NC
NC
首席执行官
NC
44
43
42
41
40
39
38
37
36
35
34
18
19
20
21
22
23
24
25
26
27
28
DS073_08_100702
DATA(D0)
CLK
OE /复位
CE
1
2
8
VCC
VPP
首席执行官
GND
12
13
14
15
16
17
18
19
20
21
22
3 （见注1 ） 6
4
5
VO8
7
顶视图
NC
OE /复位
NC
CE
NC
NC
GND
NC
NC
首席执行官
NC
DS073_09_110102
DS073_07_100702
DATA(D0)
NC
CLK
NC
NC
NC
NC
OE /复位
NC
CE
1
20
2
19
3
18
SO20
17
4
顶部
16
5
意见
15
6
（见
7
14
注意事项1，
3)
13
8
9
12
10
11
VCC
NC
VPP
NC
NC
NC
NC
首席执行官
NC
GND
DS073_10_082108
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
www.xilinx.com
5
QQ：2880707522 复制
