0
R
的CoolRunner -II CPLD系列
0
0
DS090 （ V2.5 ） 2005年6月28日
产品speci fi cation
混合I / O电压有1.5V ， 1.8V兼容，
所有零件2.5V和3.3V逻辑电平
- SSTL2_1 ， SSTL3_1和HSTL_1 128
宏和更密集的设备
- 热插拔
解放军架构
- 高级引出线保留
- 100 ％跨功能块乘积项可路由
广组件的可用性，包括细间距：
- 芯片级封装（ CSP ）， BGA ，细线BGA ，
TQFP ， PQFP ， VQFP ， PLCC和QFN封装
- 无铅适用于所有的软件包
设计输入/验证采用Xilinx和行业
标准的CAE工具
利用赛灵思所有密度自由软件支持
WebPACK中
业界领先的非易失性的0.18微米CMOS
过程
- 保证1000编程/擦除周期
- 保证20年数据保留
-
特点
优化1.8V系统
- 业界最快的低功耗CPLD
- 从32到512个宏单元密度
业内最佳的0.18微米CMOS CPLD
- 优化的架构进行有效的逻辑综合
- 多电压I / O操作 - 1.5V至3.3V
先进的系统功能
- 最快的在系统编程
·
1.8V ISP使用IEEE 1532 （ JTAG ）接口
- 在的即时重新配置（ OTF ）
- IEEE1149.1 JTAG边界扫描测试
- 可选的施密特触发器输入（每针）
- 在所有设备上的多个I / O组
- 无与伦比的低功耗电源管理
·
的DataGate外部信号控制
- 灵活的时钟模式
·
可选双边沿触发寄存器
·
时钟分频器（ ÷ 2,4,6,8,10,12,14,16 ）
·
CoolCLOCK
- 与宏蜂窝控制全局信号选项
·
每相选择多个全局时钟
MACROCELL
·
多个全局输出使
·
环球置位/复位
- 丰富的产品长期时钟，输出使能和
设置/复位
- 有效控制项时钟，输出使能和
设置/复位每个宏单元和共享跨越
功能块
- 先进的设计安全性
- 漏极开路的线或与LED输出选项
DRIVE
- 可选的总线保持，三态或选择弱上拉
I / O引脚
- 对未使用的I / O的可选配置的理由
系列概述
Xilinx公司的CoolRunner -II CPLD器件提供的高速，
易用性与XC9500相关/ XL / XV CPLD FAM-
随手用XPLA3 的极低功耗的多功能性
家庭在一个单一的CPLD 。这意味着它们完全相同的
可用于高速数据通信部件/
计算系统和领先的便携式产品，
与在系统编程的好处。低
功耗和高速操作是的COM
bined到单个家庭，易于使用和成本effec-
略去。时钟技术和其他节电功能
延长用户的功率预算。设计特点
开始支持的Xilinx ISE 4.1I ISE WebPACK的。额外
详细信息中可以找到
进一步阅读，
第13页。
表1
显示宏蜂窝能力和关键时刻
参数的CoolRunner -II CPLD系列。
表1：
的CoolRunner -II CPLD系列参数
XC2C32A
宏单元
最大I / O
T
PD
（纳秒）
T
SU
（纳秒）
T
CO
（纳秒）
F
SYSTEM1
（兆赫）
32
33
3.8
1.9
3.7
323
XC2C64A
64
64
4.6
2.0
3.9
263
XC2C128
128
100
5.7
2.4
4.2
244
XC2C256
256
184
5.7
2.4
4.5
256
XC2C384
384
240
7.1
2.9
5.8
217
XC2C512
512
270
7.1
2.6
5.8
179
2005 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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1
的CoolRunner -II CPLD系列
表2：
的CoolRunner -II CPLD的直流特性
XC2C32A
I
CC
（ μA ） ， 0兆赫， 25 ° C（典型值）
I
CC
（MA ） ， 50兆赫， 70 ° C（最大值）
I
CC
是动态的电流。
R
XC2C64A
17
5
XC2C128
19
10
XC2C256
21
27
XC2C384
23
45
XC2C512
25
55
16
2.5
表2
显示了的CoolRunner -II重点DC特性
家庭。
表3
显示的CoolRunner -II CPLD封装产品
与相应的I / O数量。所有封装都面
坐骑，有超过一半的人是球栅技术。
超小型封装允许最大的功能能力
在尽可能小的面积。使用CMOS技术
中的CoolRunner - II CPLD的产生最小的热量，从而使
高速运行时使用的小型封装。
除新的无铅QF包，有
有至少两个密度存在于每个包中
三中VQ100 （ 100针QFP 1.0毫米）和TQ144
（ 144针1.4毫米QFP） ，并在FT256 （ 256球1.0毫米
间距FLBGA ） 。该FT256是尤为重要
超薄标注尺寸便携产品中高丹麦
sity逻辑要求。
表3：
的CoolRunner -II CPLD系列封装和I / O数
XC2C32
QFG32
(1)
PC44
PCG44
(1)
VQ44
VQG44
(1)
QFG48
(1)
CP56
CPG56
(1)
VQ100
VQG100
(1)
CP132
CPG132
(1)
TQ144
TQG144
(1)
PQ208
PQG208
(1)
FT256
FTG256
(1)
FG324
FGG324
(1)
-
-
-
-
-
-
-
-
-
-
-
-
-
33
33
33
XC2C32A
21
33
33
33
33
-
33
33
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
64
-
45
33
XC2C64
-
33
XC2C64A
-
33
33
33
33
37
45
45
64
64
-
-
-
-
-
-
-
-
-
-
XC2C128
-
-
-
-
-
-
-
-
80
80
100
100
100
100
-
-
-
-
-
-
XC2C256
-
-
-
-
-
-
-
-
80
80
106
106
118
118
173
173
184
184
-
-
XC2C384
-
-
-
-
-
-
-
-
-
-
-
-
118
118
173
173
212
212
240
240
XC2C512
-
-
-
-
-
-
-
-
-
-
-
-
-
-
173
173
212
212
270
270
注意事项：
1.信"G"作为第三个字符表示无铅封装。
表4
详细介绍了先进的功能，在整个分布
了CoolRunner -II CPLD系列。家里有统一
具有先进功能的基本功能包括密度
其中，它们是最有用的。例如，这是不太可能
这四个I / O组需要在32和64宏单元
2
部分，但很可能他们是对384和512宏单元
件。在I / O区使用任何I / O引脚分组
的共享兼容电压标准的一个子集之一
同样的V
CCIO
的水平。 （见
表5
供的摘要
的CoolRunner - II的I / O标准。 ）
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R
的CoolRunner -II CPLD系列
表4：
的CoolRunner -II CPLD系列产品特点
XC2C32
IEEE 1532
I / O组
时钟分频
双边沿寄存器
的DataGate
LVTTL
LVCMOS33 ， 25 ， 18 ，
15
(1)
SSTL2_1
SSTL3_1
HSTL_1
可配置的地面
四数据
安全
漏极开路输出
热插拔
施密特输入
1
-
-
-
-
-
XC2C32A
2
-
-
-
-
-
XC2C64
1
-
-
-
-
-
XC2C64A
2
-
-
-
-
-
XC2C128
2
XC2C256
2
XC2C384
4
XC2C512
4
（ 1 ） LVCMOS15需要使用施密特触发器输入。
体系结构描述
的CoolRunner -II CPLD是快速，低高度统一的家庭
功耗CPLD 。底层架构是一个传统的
CPLD架构结合宏进功能
块（FB）互连的全球路由矩阵，
赛灵思高级互连矩阵（ AIM ） 。该功能
化模块使用可编程逻辑阵列（ PLA） config-
uration ，让所有的产品条款进行路由和
间任何FB的宏小区的共享。设计软
洁具可以有效地合成和优化的逻辑是
随后配合到FB和有能力来连接
利用设备资源的比例非常高。设计
改变很容易，并自动通过软管理
洁具，它利用了编程的100 ％布通
每个FB内的可编程逻辑阵列。这种极其强大的
构建模块提供了业界最高的引脚排列reten-
化，在非常广泛的设计条件。该体系结构
将通过扩大详细解释我们讨论
基本功能块，逻辑和互联。
设计软件自动管理这些设备
资源，以便用户可以使用表达他们的设计
完全通用的结构没有这些知识
建筑细节。更高级的用户可以利用研华
这些细节塔格更彻底地了解
软件的选择，它的直接结果。
图1
显示了高层次的架构，由此功能
灰块附加到销和互连到彼此
内的内部互连矩阵。每个FB包含16个
宏单元。 BSC的路径是JTAG边界扫描CON-
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3
的CoolRunner -II CPLD系列
控制路径。 BSC与ISP模块具有JTAG控制器
和在系统编程电路。
BSC路径
时钟和控制信号
R
功能
1座
I / O引脚
I / O引脚
功能
N座
MC1
MC2
16 FB
16 FB
I / O引脚
I / O引脚
MC1
MC2
I / O模块
16
解放军
40
目的
解放军
40
16
I / O引脚
16
MC16
直接输入
MC16
直接输入
16
I / O模块
I / O引脚
JTAG
BSC和ISP
DS090_01_121201
图1：
的CoolRunner -II CPLD架构
功能块
了CoolRunner -II CPLD功能模块包含16巨
rocells ，有40项遗址进行信号的逻辑cre-到货
ATION和连接。内部逻辑引擎是一个56
产品期限解放军。所有功能块，不管
中包含的设备数，是相同的。对于
功能块的高级视图，请参阅
图2中。
MC1
MC2
时相比，是非常灵活的，并且非常坚固
固定或级联的乘积项的功能块。
经典的CPLD器件通常有几个方面的产品可用
为一个高速路径到一个给定宏小区。他们依靠
获取未使用的P-方面，从邻近的宏单元，以
必要时扩大其产品长期理货。的结果
此架构是一个可变定时模型和possibil-
性，在FB中搁浅无法使用的逻辑。
解放军是不同的 - 更好。首先，任何产品期限
可以附加到任意或门FB的宏小区（多个）中。
第二，任何逻辑功能可以有很多对条款
需要连接到它的FB中，以56的上限。
第三，乘积项可被重新使用在多个宏蜂窝
或功能，使得FB中，一个特定的逻辑积
只需要创建一次，但也可以重新使用多达16个
在FB内的时间。当然，这起到很好的拟合
软件，它标识可共享的乘积项。
该软件的地方尽可能多的这些功能，因为它可以
成的FB ，所以它发生是免费的。没有必要强制
宏蜂窝函数为邻近或任何其他限制
保存驻留在相同的FB ，它是由软的处理
洁具。功能不必共享一个公共的时钟，共同
置位/复位或共同输出使能，以充分利用
解放军。另外，每一个产品期限到达时相同
延时费用。有没有级联加法器的时间为
把更多的产品条款中的FB 。当FB产品
术语预算达到时，有一个小的互连定时
点球路由信号到另一个FB继续创建
逻辑。赛灵思公司设计软件自动处理这一切。
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产品speci fi cation
40
解放军
16
OUT
到AIM
MC16
3
全球
置位/复位
全球
钟
DS090_02_101001
图2：
的CoolRunner -II CPLD的功能块
在高电平时，可以看出，该产品而言（对而言）
驻留在一个可编程逻辑阵列（PLA ） 。这种结构
4
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R
的CoolRunner -II CPLD系列
复位和输出使能。每个宏单元触发器所配置
figurable为单边沿或双边沿时钟，亲
无论人们提供双数据速率的能力或能力
散发较慢的时钟（从而降低功耗） 。对于单
沿时钟或闭锁，无论是时钟极性可
每个宏单元选择。的CoolRunner -II宏详情
所示
网络连接gure 3 。
另外，在
图4中，
标准逻辑
符号用于除梯形多路复用器已
从静态编程配置输入选择
选择线（未示出）。赛灵思应用指南XAPP376
给出了如何逻辑是在所创建的详细说明
的CoolRunner -II CPLD系列。
MACROCELL
了CoolRunner -II CPLD宏单元是非常有效的
和简化的逻辑创造。用户可以开发总和
的是包含至多40的产物（ SOP）的逻辑表达式
在一个单一的功能，输入和跨度56项产品
块。宏蜂窝可以进一步结合SOP表达式
锡安与另一个单对长期表达式的异或门
锡永。由此产生的逻辑表达式的极性也
可选。同时，逻辑函数可以是纯组合
torial或注册，与所述存储元件的操作
可选择为D或T触发器，或透明锁存器。可用
能够在每个宏单元是格洛自主选择
BAL ，功能块层面还是地方对长期衍生的时钟，集合，
从AIM
40
49 P-条款
以PTA ， PTB ， PTC的
其他宏
4 P -条款
CTC ， CTR ，
CTS ， CTE
PTA
直接输入
从
I / O模块
反馈
到AIM
PTB
V
CC
PTC
PTA
CTS
GSR
GND
GND
D / T
PLA或期限
S
Q
FIF
LATCH
双边沿
R
到I / O模块
PTC
CE
CK
CTC
PTC
GCK0
GCK1
GCK2
PTA
CTR
GSR
GND
DS090_03_121201
图3：
的CoolRunner -II CPLD宏单元
当配置为D型触发器，每个宏单元有
一个可选的时钟使能信号允许状态的保持而
时钟自由运行。注意，控制条款（ CT）的可
要在FB内的关键功能共用，则生成
盟友时使用完全相同的逻辑功能是
在多个宏单元重复创建。在CT产品
术语可用于FB时钟（ CTC ） ， FB asynchro-
理性集（ CTS ） ， FB异步重置（ CTR ）和FB输出
放使能（ CTE ） 。
任何宏蜂窝触发器可以被配置为输入寄存器
器或锁存器，它把该信号在从宏小区的
I / O引脚，直接驱动的目的。宏蜂窝组合
tional功能被保留用作掩埋逻辑节点
如果需要的话。 F
切换
是最大时钟频率向其中
一T触发器能够可靠地进行切换。
先进的互连矩阵（ AIM ）
高级互连矩阵是高度连接
低功率快速切换。其目的是通过软件执导
提供高达一组40的信号，以各FB的cre-
ATION逻辑。结果，从所有的FB宏单元，以及，所有
引脚输入循环回通过AIM用于其它的用
nection提供给所有其它FB如由设计
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的CoolRunner -II CPLD系列
0
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产品speci fi cation
-
SSTL2_1 ， SSTL3_1和HSTL_1 128
宏和更密集的设备
- 热插拔
解放军架构
- 高级引出线保留
- 100 ％跨功能块乘积项可路由
广组件的可用性，包括细间距：
- 芯片级封装（ CSP ）， BGA ，细线BGA ，
TQFP ， PQFP ， VQFP ，和QFN封装
- 无铅适用于所有的软件包
设计输入/验证采用Xilinx和行业
标准的CAE工具
利用赛灵思所有密度自由软件支持
WebPACK中工具
业界领先的非易失性的0.18微米CMOS
过程
- 保证1000编程/擦除周期
- 保证20年数据保留
特点
优化1.8V系统
- 业界最快的低功耗CPLD
- 从32到512个宏单元密度
业内最佳的0.18微米CMOS CPLD
- 优化的架构进行有效的逻辑综合
- 多电压I / O操作 - 1.5V至3.3V
先进的系统功能
- 最快的在系统编程
·
1.8V ISP使用IEEE 1532 （ JTAG ）接口
- 在的即时重新配置（ OTF ）
- IEEE1149.1 JTAG边界扫描测试
- 可选的施密特触发器输入（每针）
- 在所有设备上的多个I / O组
- 无与伦比的低功耗电源管理
·
的DataGate外部信号控制
- 灵活的时钟模式
·
可选双边沿触发寄存器
·
时钟分频器（ ÷ 2,4,6,8,10,12,14,16 ）
·
CoolCLOCK
- 与宏蜂窝控制全局信号选项
·
每相选择多个全局时钟
MACROCELL
·
多个全局输出使
·
环球置位/复位
- 丰富的产品长期时钟，输出使能和
设置/复位
- 有效控制项时钟，输出使能和
设置/复位每个宏单元和共享跨越
功能块
- 先进的设计安全性
- 漏极开路的线或与LED输出选项
DRIVE
- 可选的总线保持，三态或选择弱上拉
I / O引脚
- 对未使用的I / O的可选配置的理由
- 混合I / O电压有1.5V ， 1.8V兼容，
所有零件2.5V和3.3V逻辑电平
XC2C32A
宏单元
最大I / O
T
PD
（纳秒）
T
SU
（纳秒）
T
CO
（纳秒）
F
SYSTEM1
（兆赫）
32
33
3.8
1.9
3.7
323
XC2C64A
64
64
4.6
2.0
3.9
263
系列概述
Xilinx公司的CoolRunner -II CPLD器件提供的高速，
易用性与XC9500相关/ XL / XV CPLD FAM-
随手用XPLA3的极低功耗的多功能性
家庭在一个单一的CPLD 。这意味着它们完全相同的
可用于高速数据通信部件/
计算系统和领先的便携式产品，
与在系统编程的好处。低
功耗和高速操作是的COM
bined到单个家庭，易于使用和成本effec-
略去。时钟技术和其他节电功能
延长用户的功率预算。设计特点
开始支持赛灵思ISE WebPACK的4.1I工具。
附加的细节中可以找到
进一步阅读，
第14页。
表1
显示宏蜂窝能力和关键时刻
参数的CoolRunner -II CPLD系列。
表1：
的CoolRunner -II CPLD系列参数
XC2C128
128
100
5.7
2.4
4.2
244
XC2C256
256
184
5.7
2.4
4.5
256
XC2C384
384
240
7.1
2.9
5.8
217
XC2C512
512
270
7.1
2.6
5.8
179
2002-2008 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS090 （ V3.1 ） 2008年9月11日
产品speci fi cation
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1
的CoolRunner -II CPLD系列
表2：
的CoolRunner -II CPLD的直流特性
XC2C32A
I
CC
（ μA ） ， 0兆赫， 25 ° C（典型值）
I
CC
（MA ） ， 50兆赫， 70 ° C（最大值）
1.
I
CC
是动态的电流。
R
XC2C64A
17
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XC2C128
19
10
XC2C256
21
27
XC2C384
23
45
XC2C512
25
55
16
2.5
表2
显示了的CoolRunner -II重点DC特性
家庭。
表3
显示的CoolRunner -II CPLD封装产品
与相应的I / O数量。所有封装都面
坐骑，有超过一半的人是球栅技术。
超小型封装允许最大的功能能力
在尽可能小的面积。使用CMOS技术
中的CoolRunner - II CPLD的产生最小的热量，从而使
高速运行时使用的小型封装。
与该异常的无铅QF包，有在
至少有两个密度目前每个包中有三个在
VQ100 （ 100针QFP 1.0毫米） ， TQ144 （ 144针1.4毫米
QFP ） ，和FT256 （ 256球1.0毫米间距FLBGA ） 。该
FT256是超薄标注尺寸porta-尤为重要
BLE产品中高密度逻辑的要求。
表3：
的CoolRunner -II CPLD系列封装和I / O数
XC2C32A
QFG32
(1)
VQ44
VQG44
(1)
QFG48
(1)
CP56
CPG56
(1)
VQ100
VQG100
(1)
CP132
CPG132
(1)
TQ144
TQG144
(1)
PQ208
PQG208
(1)
FT256
FTG256
(1)
FG324
FGG324
(1)
21
33
33
-
33
33
-
-
-
-
-
-
-
-
-
-
-
-
XC2C64A
-
33
33
37
45
45
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-
-
-
-
-
-
-
-
-
-
XC2C128
-
-
-
-
-
-
80
80
100
100
100
100
-
-
-
-
-
-
XC2C256
-
-
-
-
-
-
80
80
106
106
118
118
173
173
184
184
-
-
XC2C384
-
-
-
-
-
-
-
-
-
-
118
118
173
173
212
212
240
240
XC2C512
-
-
-
-
-
-
-
-
-
-
-
-
173
173
212
212
270
270
注意事项：
1.信"G"作为第三个字符表示无铅封装。
表4
详细介绍了先进的功能，在整个分布
了CoolRunner -II CPLD系列。家里有统一
具有先进功能的基本功能包括密度
其中，它们是最有用的。例如，这是不太可能
这四个I / O组需要在32和64宏单元
部分，但很可能他们是对384和512宏单元
件。在I / O区使用任何I / O引脚分组
的共享兼容电压标准的一个子集之一
2
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DS090 （ V3.1 ） 2008年9月11日
产品speci fi cation
R
的CoolRunner -II CPLD系列
同样的V
CCIO
的水平。 （见
表5
供的摘要
的CoolRunner -II CPLD的I / O标准。 ）
表4：
的CoolRunner -II CPLD系列产品特点
XC2C32A
IEEE 1532
I / O组
时钟分频
双边沿
注册
的DataGate
LVTTL
LVCMOS33 ， 25 ，
18和15
(1)
SSTL2_1
SSTL3_1
HSTL_1
CON连接可配置
地
四数据
安全
漏极开路输出
热插拔
施密特输入
1.
XC2C64A
2
-
-
-
-
-
XC2C128
2
XC2C256
2
XC2C384
4
XC2C512
4
2
-
-
-
-
-
LVCMOS15需要使用施密特触发器输入。
体系结构描述
的CoolRunner -II CPLD是快速，低高度统一的家庭
功耗CPLD 。底层架构是一个传统的
CPLD架构结合宏进功能
块（FB）互连的全球路由矩阵，
赛灵思高级互连矩阵（ AIM ） 。边后卫使用
一个可编程逻辑阵列（ PLA）的配置，它
允许所有的产品条款进行路由和之间的任何共享
对FB的宏单元。设计软件可以有效地
合成和优化逻辑，其随后被装配到
FB和与利用非常高性的连接能力
百分比的设备资源。设计变更容易
并通过该软件，它利用自动管理
可编程逻辑阵列内的100 ％布通
每个FB 。这种极其强大的构建块提供了
业界最高的引脚保留，非常广泛的设计下，
条件。该体系结构是与更详细的说明
底层的FB ，逻辑及其内部的讨论
NECT 。
设计软件自动管理这些设备
资源，以便用户可以使用表达他们的设计
完全通用的结构没有这些知识
建筑细节。更高级的用户可以利用研华
这些细节塔格更彻底地了解
软件的选择，它的直接结果。
图1
显示了高层次的架构，从而FB的
连接到引脚和互连到彼此内的
内部互连矩阵。每个FB包含16个宏
细胞。 BSC的路径是JTAG边界扫描控制
DS090 （ V3.1 ） 2008年9月11日
产品speci fi cation
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的CoolRunner -II CPLD系列
路径。 BSC与ISP模块具有JTAG控制器
在系统编程电路。
BSC路径
时钟和控制信号
R
功能
1座
I / O引脚
I / O引脚
功能
N座
MC1
MC2
16 FB
16 FB
I / O引脚
I / O引脚
MC1
MC2
I / O模块
16
解放军
40
目的
解放军
40
16
I / O引脚
16
MC16
直接输入
MC16
直接输入
16
I / O模块
I / O引脚
JTAG
BSC和ISP
DS090_01_121201
图1：
的CoolRunner -II CPLD架构
功能块
了CoolRunner -II CPLD的FB包含16个宏单元，用
40项遗址进行信号的逻辑创造和反对到货
接口上。内部逻辑引擎是一个56乘积项解放军。
所有的FB ，而不管有多少包含在装置中，
是相同的。对于FB的一个高级视图，见
图2中。
MC1
MC2
柔性的，并且非常坚固时相比固定或磁带式
caded乘积项的FB 。
经典的CPLD器件通常有几个方面的产品可用
为一个高速路径到一个给定宏小区。他们依靠
获取未使用的P-方面，从邻近的宏单元，以
必要时扩大其产品长期理货。的结果
此架构是一个可变定时模型和possibil-
性，在FB中搁浅无法使用的逻辑。
解放军是不同的 - 更好。首先，任何产品期限
可以附加到任意或门FB的宏小区（多个）中。
第二，任何逻辑功能可以有很多对条款
需要连接到它的FB中，以56的上限。
第三，乘积项可被重新使用在多个宏蜂窝
或功能，使得FB中，一个特定的逻辑积
只需要创建一次，但也可以重新使用多达16个
在FB内的时间。当然，这起到很好的拟合
软件，它标识可共享的乘积项。
该软件的地方尽可能多的这些功能，因为它可以
成的FB ，所以它发生是免费的。没有必要强制
宏蜂窝函数为邻近或任何其他限制
保存驻留在相同的FB ，它是由软的处理
洁具。功能不必共享一个公共的时钟，共同
置位/复位，或共同输出使能充分利用
解放军。另外，每一个产品期限到达时相同
延时费用。有没有级联加法器的时间为
把更多的产品条款中的FB 。当FB产品
术语预算达到时，有一个小的互连定时
点球路由信号到另一个FB继续创建
逻辑。赛灵思公司设计软件自动处理这一切。
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产品speci fi cation
40
解放军
16
OUT
到AIM
MC16
3
全球
置位/复位
全球
钟
DS090_02_101001
图2：
的CoolRunner -II CPLD的功能块
在高电平时，乘积项（对而言）驻留在
可编程逻辑阵列（PLA ） 。这种结构是极为
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复位和输出使能。每个宏单元触发器所配置
figurable为单边沿或双边沿时钟，亲
无论人们提供双数据速率的能力或能力
散发较慢的时钟（从而降低功耗） 。对于单
沿时钟或闭锁，无论是时钟极性可
每个宏单元选择。的CoolRunner -II CPLD宏单元
详细情况示于
网络连接gure 3 。
另外，在
图4中，
标
准逻辑符号用于除梯形多
路器具有输入选择从静态编程
构的选择线（未示出）。赛灵思应用
注意XAPP376给出了如何逻辑是一个详细的解释
在的CoolRunner -II CPLD系列创建。
MACROCELL
了CoolRunner -II CPLD宏单元是非常有效的
和简化的逻辑创造。用户可以开发总和
的是包含至多40的产物（ SOP）的逻辑表达式
在一个单一的功能，输入和跨度56项产品
块。宏蜂窝可以进一步结合SOP表达式
锡安与另一个单对长期表达式的异或门
锡永。由此产生的逻辑表达式的极性也
可选。同时，逻辑函数可以是纯组合
torial或注册，与所述存储元件的操作
可选择为D或T触发器，或透明锁存器。可用
能够在每个宏单元是全球独立的选择，
功能块层面还是地方对长期衍生的时钟，集合，
从AIM
40
49 P-条款
以PTA ， PTB ， PTC的
其他宏
4 P -条款
CTC ， CTR ，
CTS ， CTE
PTA
直接输入
从
I / O模块
反馈
到AIM
PTB
V
CC
PTC
PTA
CTS
GSR
GND
GND
D / T
PLA或期限
S
Q
FIF
LATCH
双边沿
R
到I / O模块
PTC
CE
CK
CTC
PTC
GCK0
GCK1
GCK2
PTA
CTR
GSR
GND
DS090_03_121201
图3：
的CoolRunner -II CPLD宏单元
当配置为D型触发器，每个宏单元有
一个可选的时钟使能信号允许状态的保持而
时钟自由运行。注意，控制条款（ CT）的可
要在FB内的关键功能共用，则生成
盟友时使用完全相同的逻辑功能是
在多个宏单元重复创建。在CT产品
术语可用于FB时钟（ CTC ） ， FB asynchro-
理性集（ CTS ） ， FB异步重置（ CTR ）和FB输出
放使能（ CTE ） 。
任何宏蜂窝触发器可以被配置为输入寄存器
器或锁存器，它把该信号在从宏小区的
I / O引脚，直接驱动的目的。宏蜂窝组合
tional功能被保留用作掩埋逻辑节点
如果需要的话。 F
切换
是最大时钟频率向其中
一T触发器能够可靠地进行切换。
先进的互连矩阵（ AIM ）
高级互连矩阵是高度连接
低功率快速切换。其目的是通过软件执导
提供高达一组40的信号，以各FB的cre-
ATION逻辑。结果，从所有的FB宏单元，以及，所有
引脚输入循环回通过AIM用于其它的用
nection提供给所有其它FB如由设计
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