0
R
XC18V00系列在系统中
可编程配置
PROM的
0
DS026 （ V3.5 ） 2002年6月14日
0
产品speci fi cation
双配置方式
-
-
串行慢/快配置（最多33兆赫）
平行（在33 MHz到264 Mb / s的）
特点
在系统可编程3.3V PROM中的
赛灵思FPGA的配置
- 20000编程耐力/擦除周期
-
编程/擦除在整个商业/工业
电压和温度范围
5V容限I / O引脚接受5V ， 3.3V和2.5V的信号
3.3V或2.5V输出能力
可在PC20 ， SO20 ， PC44和VQ44包
利用赛灵思联盟和设计支持
基础系列软件包。
标准FPGA的JTAG命令启动
CON组fi guration
IEEE 1149.1边界扫描（ JTAG ）支持
简单的界面，在FPGA
级联存储较长或多个比特流
低功耗的先进CMOS工艺的FLASH
描述
赛灵思推出XC18V00系列在系统编程的
梅布尔配置PROM （图
1).
在此初始设备
3.3V的家庭是4兆， 2兆， 1兆，一
512 - Kbit的，和256 Kbit的PROM ，提供了一个
易于使用，具有成本效益的方法，用于重新编程和
存储大量的Xilinx FPGA或CPLD配置比特流。
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。一个简短的访问
CE和OE启用时间后，数据可在
PROM的数据（D0 ）引脚，其连接到FPGA
IN
引脚。新数据可用每利培经过短暂的访问时间
荷兰国际集团的时钟边沿。在FPGA生成相应的num-
时钟脉冲误码率来完成配置。当
FPGA是从串行模式下， PROM和FPGA都
由外部时钟驱动。
当FPGA在主- SelectMAP模式下，FPGA
生成配置时钟驱动PROM中。
当FPGA处于从并行或从- SelectMAP
模式下，外部振荡器产生的配置
时钟驱动PROM和FPGA中。 CE和OE后
使能，数据可在PROM的数据（ D0 - D7 ）
销。新数据可用后，每次存取时间短
时钟上升沿。数据移入FPGA上
继CCLK的上升沿。无论是从并行
也不SelectMAP利用长度计数，所以一个自由运行
振荡器可以在从并行或Slave-使用
SelecMAP模式。
多个设备可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
链是相互关联的。所有设备都兼容，
可以与家庭的或与其它部件进行级联
在XC17V00一次性可编程串行PROM家庭。
2001年， 2002年的Xilinx ， Inc.保留所有权利。所有Xilinx商标，注册商标，专利，进一步免责声明被作为上市
http://www.xilinx.com/legal.htm 。
所有
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需要为您实现。 Xilinx公司明确表示不承担任何保证不对就实施的充分性，包括但不限于任何担保
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XC18V00系列在系统可编程配置PROM的
R
CLK CE
OE /复位
TCK
TMS
TDI
TDO
控制
和
JTAG
接口
数据
内存
地址
数据
串行
or
并行
接口
7
首席执行官
D0数据
（串行或并行
（从并行/ SelectMAP ）模式
D[1:7]
奴隶和并行
SelectMAP接口
CF
DS026_01_032702
图1：
XC18V00系列框图
引脚排列和引脚说明
表1：
引脚名称和描述
针
名字
D0
边界
扫描
订单
4
3
D1
6
5
D2
2
1
D3
8
7
D4
24
23
D5
10
9
D6
17
16
D7
14
13
44-pin
VQFP
40
44-pin
PLCC
2
20-pin
SOIC和
PLCC
1
功能
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
引脚说明
D0是数据输出引脚提供数据
配置在串行模式下的FPGA中。
D0-D7是输出引脚，以提供平行
数据配置Xilinx的FPGA中
从机并行/ SelectMAP模式。
29
35
16
42
4
2
27
33
15
9
15
7
(1)
25
31
14
14
20
9
19
25
12
2
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R
XC18V00系列在系统可编程配置PROM的
表1：
引脚名称和描述
（续）
针
名字
CLK
边界
扫描
订单
0
44-pin
VQFP
43
44-pin
PLCC
5
20-pin
SOIC和
PLCC
3
功能
DATA IN
引脚说明
在CLK输入增量每个上升沿
如果两个CE为低电平时，内部地址计数器
和OE / RESET为高。
当低，该输入保存地址
计数器复位且数据输出是在一
高阻抗状态。这是一个双向
开漏引脚保持为低电平，当
PROM复位。极性不可接
可编程的。
当CE为高，设备投入
低功耗待机模式，该地址
计数器被复位， DATA管脚被置于
高阻抗状态。的数据输出引脚
处于高阻抗状态，并且该设备是
在低功耗待机模式。
允许JTAG CONFIG指令启动
无需关闭FPGA配置
FPGA 。这是一个开漏输出，
通过JTAG CONFIG命令脉冲低。
芯片使能输出（ CEO）连接到
在链中的下一个PROM的CE输入。
该输出为低电平时， CE为低，并
OE / RESET输入为高电平时，与该内部
地址计数器已被递增
超出了其终端数（ TC）值。当
OE / RESET变低， CEO保持高电平，直到
在PROM是通过将带出复位
OE / RESET高。
GND是接地连接。
OE /
RESET
20
19
18
DATA IN
数据输出
产量
启用
DATA IN
13
19
8
CE
15
15
21
10
CF
22
21
数据输出
产量
启用
数据输出
产量
启用
10
16
7
(1)
首席执行官
12
11
21
27
13
GND
TMS
模式
SELECT
6 ， 18 ， 28 &
41
5
3, 12, 24
＆放大器; 34
11
11
5
TMS在TCK的上升沿状态
决定了状态转换的测试
访问端口（TAP）控制器。 TMS有
内置50K欧姆的电阻上拉至
提供一个逻辑“1”到设备引脚是不
驱动。
该引脚为JTAG测试时钟。据序列
TAP控制器和所有的JTAG测试
编程电子产品。
该引脚为串行输入到所有JTAG
指令和数据寄存器。 TDI有
内置50K欧姆的电阻上拉至
提供一个逻辑“1”到系统中，如果销是
没有驱动。
该引脚是所有JTAG串行输出
指令和数据寄存器。 TDO有
内置50K欧姆的电阻上拉至
提供一个逻辑“1”到系统中，如果销是
没有驱动。
TCK
时钟
7
13
6
TDI
DATA IN
3
9
4
TDO
数据输出
31
37
17
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3
XC18V00系列在系统可编程配置PROM的
表1：
引脚名称和描述
（续）
针
名字
V
CC
V
CCO
NC
边界
扫描
订单
44-pin
VQFP
17日， 35安培;
38
8 ， 16 ， 26 &
36
1, 2, 4,
11, 12, 20,
22, 23, 24,
30, 32, 33,
34, 37, 39,
44
44-pin
PLCC
23日， 41 &
44
14, 22,
32 & 42
1, 6, 7, 8,
10, 17,
18, 26,
28, 29,
30, 36,
38, 39,
40, 43
20-pin
SOIC和
PLCC
18安培; 20
19
R
功能
引脚说明
正3.3V电源电压为内部逻辑
器和输入缓冲器。
正面的3.3V或2.5V的电源电压
连接到输出电压的驱动。
未连接。
注意事项：
1.默认情况下， 7脚为D4引脚在20引脚封装。然而， CF - ＆ GT ; D4编程选项可以设置来覆盖默认值，
路由功能的CF引脚7 。
Xilinx FPGA和PROM的兼容
表2
提供了Xilinx FPGA和兼容列表
PROM中。
表2：
Xilinx FPGA和PROM的兼容
设备
XC2VP2
XC2VP4
XC2VP7
XC2VP20
XC2VP30
XC2VP40
XC2VP50
XC2VP70
XC2VP100
XC2VP125
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
CON组fi guration
位
1,305,440
3,006,560
4,485,472
8,214,624
11,364,608
15,563,264
19,021,472
25,604,096
33,645,312
42,782,208
360,160
635,360
1,697,248
2,761,952
4,082,656
XC18V00
解
XC18V02
XC18V04
XC18V04 +
XC18V512
2 XC18V04的
3 XC18V04的
4 XC18V04的
5 XC18V04的
的XC18V04 6 +
XC18V512
的XC18V04 8 +
XC18V256
的XC18V04 10 +
XC18V01
XC18V512
XC18V01
XC18V02
XC18V04
XC18V04
XCV50E
XCV100E
XCV200E
630,048
863,840
1,442,106
XC2V8000
XCV50
XCV100
XCV150
XCV200
XCV300
XCV400
XCV600
XCV800
XCV1000
29,063,136
559,200
781,216
1,040,096
1,335,840
1,751,808
2,546,048
3,607,968
4,715,616
6,127,744
表2：
Xilinx FPGA和PROM的兼容
设备
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
CON组fi guration
位
5,659,360
7,492,064
10,494,432
15,660,000
21,849,568
XC18V00
解
XC18V04
+ XC18V02
2 XC18V04的
3 XC18V04的
4 XC18V04的
5 XC18V04 +
XC18V02
XC18V04 7
XC18V01
XC18V01
XC18V01
XC18V02
XC18V02
XC18V04
XC18V04
XC18V04 +
XC18V512
XC18V04 +
XC18V02
XC18V01
XC18V01
XC18V02
4
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产品speci fi cation
R
XC18V00系列在系统可编程配置PROM的
山坳所示
图2中。
在系统编程报价
快速，高效的设计迭代，并消除避孕
埃森包处理和管座。赛灵思
开发系统提供的编程数据
序列或者使用Xilinx公司的iMPACT软件和
下载线，第三方JTAG开发系统，
JTAG兼容板测试仪，或一个简单的微处理器
接口仿真JTAG指令序列。该
iMPACT软件能同时输出串行矢量格式（ SVF ）
接受SVF格式和用于任何工具使用的文件
自动测试设备。
所有输出都保持在高阻抗状态，或举行
在系统内编程钳位电平。
表2：
Xilinx FPGA和PROM的兼容
设备
XCV300E
XCV400E
XCV405E
XCV600E
XCV812E
XCV1000E
XCV1600E
XCV2000E
XCV2600E
XCV3200E
XC2S15
XC2S30
XC2S50
XC2S100
XC2S150
XC2S200
XC2S50E
XC2S100E
XC2S150E
XC2S200E
XC2S300E
CON组fi guration
位
1,875,648
2,693,440
3,430,400
3,961,632
6,519,648
6,587,520
8,308,992
10,159,648
12,922,336
16,283,712
197,696
336,768
559,200
781,216
1,040,096
1,335,840
630,048
863,840
1,134,528
1,442,016
1,875,648
XC18V00
解
XC18V02
XC18V04
XC18V04
XC18V04
2 XC18V04的
2 XC18V04的
2 XC18V04的
3 XC18V04的
4 XC18V04的
4 XC18V04的
XC18V256
XC18V512
XC18V01
XC18V01
XC18V01
XC18V02
XC18V01
XC18V01
XC18V02
XC18V02
XC18V02
OE /复位
该ISP编程算法要求签发的
复位导致OE变低。
外部编程
赛灵思可重新编程的PROM ，也可以通过编程
赛灵思HW- 130或第三方器件编程器。这
提供使用的附加的灵活性预编程
具有在系统可编程选项，为未来的设备
改进和设计变更。
可靠性和耐用性
赛灵思在系统可编程产品提供了瓜拉尼
20000开球耐力水平在系统编程/擦除
周期和20年的最小数据保持力。每
器件满足所有的功能，性能和数据保留
在此忍耐极限规格。
设计安全性
赛灵思在系统可编程PROM器件其纳入
率先进的数据安全保护功能，充分保障了亲
编程数据不通过JTAG未经授权的读取。
表3
显示了安全设置可用。
所读取的安全位可以由用户来防止被设置
被读取或通过复制内部编程模式
JTAG 。当设置，它允许设备擦除。删除整个
设备重置读安全位的唯一途径。
表3：
数据安全选项
默认值=重置
允许阅读
编程/擦除允许
验证允许
SET
读通过JTAG抑制的
编程/擦除允许
验证防腐蚀
容量
器件
XC18V04
XC18V02
XC18V01
XC18V512
XC18V256
CON组fi guration位
4,194,304
2,097,152
1,048,576
524,288
262,144
在系统编程
在系统可编程的PROM可编程indi-
vidually ，或两个或更多可以菊花链连接在一起，
通过标准的4针JTAG原型在系统编程
DS026 （ V3.5 ） 2002年6月14日
产品speci fi cation
www.xilinx.com
1-800-255-7778
5
QQ：2881677436 复制
