0
R
XC18V00系列在系统
可编程配置
PROM的
0
DS026 （ V4.0 ） 2003年6月11日
0
产品speci fi cation
双配置方式
-
串行慢/快配置（最多33兆赫）
- 并行（高达264 Mb / s的以33 MHz ）
5V容限I / O引脚接受5V ， 3.3V和2.5V的信号
3.3V或2.5V输出能力
可在PC20 ， SO20 ， PC44和VQ44包
利用赛灵思联盟和设计支持
基础系列软件包。
标准FPGA的JTAG命令启动
CON组fi guration
特点
在系统可编程3.3V PROM中的
赛灵思FPGA的配置
- 20000编程耐力/擦除周期
-
编程/擦除在整个商业/工业
电压和温度范围内（ -40 ° C至+ 85°C ）
IEEE 1149.1边界扫描（ JTAG ）支持
简单的界面，在FPGA
级联存储较长或多个比特流
低功耗的先进CMOS工艺的FLASH
描述
赛灵思推出XC18V00系列在系统编程的
梅布尔配置PROM （图
1).
在这种3.3V器件
家族包括4兆比特，一个2兆比特，一个1兆比特，和一个
512千比特的PROM ，提供了一个易于使用，经济有效
略去方法重新编程和存储赛灵思FPGA
配置比特流。
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。一个简短的访问
CE和OE启用时间后，数据可在
PROM的数据（D0 ）引脚，其连接到FPGA
IN
引脚。新数据可用每利培经过短暂的访问时间
荷兰国际集团的时钟边沿。在FPGA生成相应的num-
时钟脉冲误码率来完成配置。当
FPGA是从串行模式下， PROM和FPGA
的时钟由外部时钟。
CLK CE
当FPGA在主- SelectMAP模式下，FPGA
生成配置时钟驱动PROM中。
当FPGA处于从并行或从- SelectMAP
模式下，外部振荡器产生的配置
时钟驱动PROM和FPGA中。 CE后
OE使能，数据可在PROM的数据
（ D0 - D7 ）引脚。新的数据是可用很短的存取时间
之后的每个时钟的上升沿。该数据被移入
FPGA在CCLK的下一个上升沿。一个自由运行 -
宁振荡器可以在从并行使用，或
奴隶SelecMAP模式。
多个设备可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
链是相互关联的。所有设备都兼容，
可以与家庭的或与其它部件进行级联
在XC17V00一次性可编程串行PROM家庭。
OE /复位
TCK
TMS
TDI
TDO
控制
和
JTAG
接口
数据
内存
地址
数据
串行
or
并行
接口
7
首席执行官
D0数据
串行或并行模式
D[1:7]
并行接口
CF
DS026_01_090502
图1：
XC18V00系列框图
2003 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利，进一步免责声明被作为上市
http://www.xilinx.com/legal.htm 。
所有其他
商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
免责声明通知：赛灵思提供了这样的设计，代码或信息"as is."通过提供设计，代码或信息作为一种可能的实现这一功能的
TURE ，应用程序或标准， Xilinx公司不保证该实现不受侵犯的任何索赔要求。您有责任获得任何权利，你
可能需要为您实现。 Xilinx公司明确表示不承担任何保证不对就实施的充分性，包括但不限于任何war-
ranties或表示，这是实现不受侵犯的权利要求书和适销性或针对特定用途的任何默示保证。
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XC18V00系列在系统可编程配置PROM
R
引脚排列和引脚说明
表1
提供的引脚名称和描述44引脚VQFP和PLCC和20引脚SOIC和PLCC列表
包。
表1：
引脚名称和描述
针
名字
D0
边界
扫描
订单
4
3
D1
6
5
D2
2
1
D3
8
7
D4
24
23
D5
10
9
D6
17
16
D7
14
13
CLK
0
44-pin
VQFP
40
44-pin
PLCC
2
20-pin
SOIC &
PLCC
1
功能
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
数据输出
产量
启用
DATA IN
引脚说明
D0是数据输出引脚提供数据
用于配置在串行模式中的FPGA中。
D0-D7是输出引脚，以提供
并行数据配置赛灵思
FPGA在从并行/ SelectMAP模式。
D1 - D7留在HIGHZ状态的时候，
PROM的工作在连续模式。
D1 - D7可以悬空时
PROM中使用串行模式。
29
35
16
42
4
2
27
33
15
9
15
7
(1)
25
31
14
14
20
9
19
25
12
在CLK输入的每个上升沿
递增内部地址计数器，如果
两个CE为低和OE / RESET为高。
当低，该输入保存地址
计数器复位且数据输出是在一
高阻抗状态。这是一个
双向开漏引脚举行
低而PROM复位。极性
不可编程的。
当CE为高，设备投入
低功耗待机模式，该地址
计数器被复位，并且在DATA管脚
置于高阻抗状态。
43
5
3
OE /
RESET
20
19
18
DATA IN
数据输出
产量
启用
DATA IN
13
19
8
CE
15
15
21
10
2
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XC18V00系列在系统可编程配置PROM
表1：
引脚名称和描述
（续）
针
名字
CF
边界
扫描
订单
22
21
44-pin
VQFP
10
44-pin
PLCC
16
20-pin
SOIC &
PLCC
7
(1)
功能
数据输出
产量
启用
数据输出
产量
启用
引脚说明
允许JTAG CONFIG指令
启动FPGA配置不
断电FPGA 。这是一
这是脉冲由低漏极开路输出
在JTAG config命令。
芯片使能输出（CEO ）连接
到下的PROM中的CE输入
链。该输出为低电平时， CE为低
和OE / RESET输入为高电平时，与该
内部地址计数器已
增加超出其终端数
（ TC ）值。 CEO返回时高
OE / RESET变低或CE变为高电平。
GND是接地连接。
首席执行官
12
11
21
27
13
GND
TMS
模式
SELECT
6 ， 18 ， 28 &
41
5
3, 12, 24
＆放大器; 34
11
11
5
TMS上的上升沿状态
TCK决定状态转换为
测试访问端口（ TAP）控制器。
TMS内部有一个50K欧姆的电阻
拉就可以提供一个逻辑“1”到
设备如果引脚没有驱动。
该引脚为JTAG测试时钟。它
依次把TAP控制器和所有的
JTAG测试和编程的电子产品。
该引脚为串行输入到所有JTAG
指令和数据寄存器。 TDI有
内置50K欧姆的电阻上拉至
提供一个逻辑“1”到系统中，如果销
不被驱动。
该引脚是所有JTAG串行输出
指令和数据寄存器。 TDO有
内置50K欧姆的电阻上拉
以提供一个逻辑“1”到系统中，如果
不会驱动引脚。
正3.3V电源电压为内部
逻辑。
正面的3.3V或2.5V的电源电压
连接到输入缓冲器
(2)
和
输出电压驱动器。
未连接。
TCK
时钟
7
13
6
TDI
DATA IN
3
9
4
TDO
数据输出
31
37
17
V
CCINT
V
CCO
17日， 35安培;
38
(3)
8 ， 16 ， 26 &
36
1, 2, 4,
11, 12, 20,
22, 23, 24,
30, 32, 33,
34, 37, 39,
44
23日， 41 &
44
(3)
14, 22, 32
& 42
1, 6, 7, 8,
10, 17, 18,
26, 28, 29,
30, 36, 38,
39, 40, 43
18安培; 20
(3)
19
NC
注意事项：
1.
2.
3.
默认情况下， 7脚为D4引脚在20引脚封装。然而， CF --> D4编程选项可以设置来覆盖默认和路线
在CF功能在串行模式引脚7 。
用于与IDCODES 0502x093h设备，输入缓冲器由V供给
CCINT
.
对于IDCODES ， 0503x093h ，这些V器件
CCINT
引脚内部未连接： 38针44针VQFP封装，引脚44的44引脚PLCC
封装和引脚20 20引脚SOIC and20引脚PLCC封装。
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XC18V00系列在系统可编程配置PROM
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引脚图
DATA(D0)
D2
CLK
TDI
TMS
TCK
CF/D4*
OE /复位
D6
CE
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
NC
CLK
D2
GND
D0
NC
VCCINT *
NC
V
CCO
VCCINT *
NC
VCCINT *
VCCO
VCCINT *
TDO
D1
D3
D5
首席执行官
D7
GND
DS026_14_060403
18
19
20
21
22
23
24
25
26
27
28
3
2
1
20
19
CLK
D2
D0
VCCINT *
VCCO
18
PC20
17
顶视图
16
15
14
NC
NC
TDI
NC
TMS
GND
TCK
V
CCO
D4
CF
NC
7
8
9
10
11
12
13
14
15
16
17
PC44
顶视图
39
38
37
36
35
34
33
32
31
30
29
NC
NC
TDO
NC
D1
GND
D3
V
CCO
D5
NC
NC
SO20
顶部
意见
6
5
4
3
2
1
44
43
42
41
40
*请参阅引脚说明。
*请参阅引脚说明。
DS026_12_060403
*请参阅引脚说明。
NC
CLK
D2
GND
D0
NC
VCCINT *
NC
V
CCO
VCCINT *
NC
D6
CE
GND
D7
首席执行官
9
10
11
12
13
TDI
TMS
TCK
D4/CF*
OE /复位
4
5
6
7
8
VCCINT *
TDO
D1
D3
D5
NC
OE /复位
D6
CE
V
CCO
VCCINT *
GND
D7
NC
首席执行官
NC
DS026_15_060403
NC
NC
TDI
NC
TMS
GND
TCK
V
CCO
D4
CF
NC
1
2
3
4
5
6
7
8
9
10
11
44
43
42
41
40
39
38
37
36
35
34
VQ44
顶视图
33
32
31
30
29
28
27
26
25
24
23
NC
NC
TDO
NC
D1
GND
D3
V
CCO
D5
NC
NC
NC
OE /复位
D6
CE
V
CCO
VCCINT *
GND
D7
NC
首席执行官
NC
4
12
13
14
15
16
17
18
19
20
21
22
*请参阅引脚说明。
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DS026 （ V4.0 ） 2003年6月11日
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XC18V00系列在系统可编程配置PROM
Xilinx FPGA和PROM的兼容
表2
提供了Xilinx FPGA和兼容列表
PROM中。
表2：
Xilinx FPGA和PROM的兼容
设备
XC2VP2
XC2VP4
XC2VP7
XC2VP20
XC2VP30
XC2VP40
XC2VP50
XC2VP70
XC2VP100
XC2VP125
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
XCV50
XCV100
XCV150
XCV200
XCV300
XCV400
XCV600
CON组fi guration
位
1,305,440
3,006,560
4,485,472
8,214,624
11,364,608
15,563,264
19,021,472
25,604,096
33,645,312
42,782,208
360,096
635,296
1,697,184
2,761,888
4,082,592
5,659,296
7,492,000
10,494,368
15,659,936
21,849,504
29,063,072
559,200
781,216
1,040,096
1,335,840
1,751,808
2,546,048
3,607,968
XC18V00
解
XC18V02
XC18V04
XC18V04 +
XC18V512
2 XC18V04的
3 XC18V04的
4 XC18V04的
5 XC18V04的
的XC18V04 6 +
XC18V512
的XC18V04 8 +
XC18V512
的XC18V04 10 +
XC18V01
XC18V512
XC18V01
XC18V02
XC18V04
XC18V04
XC18V04
+ XC18V02
2 XC18V04的
3 XC18V04的
4 XC18V04的
5 XC18V04 +
XC18V02
XC18V04 7
XC18V01
XC18V01
XC18V01
XC18V02
XC18V02
XC18V04
XC18V04
表2：
Xilinx FPGA和PROM的兼容
设备
XCV800
XCV1000
XCV50E
XCV100E
XCV200E
XCV300E
XCV400E
XCV405E
XCV600E
XCV812E
XCV1000E
XCV1600E
XCV2000E
XCV2600E
XCV3200E
XC2S15
XC2S30
XC2S50
XC2S100
XC2S150
XC2S200
XC2S50E
XC2S100E
XC2S150E
XC2S200E
XC2S300E
XC2S400E
XC2S600E
XC3S50
XC3S200
XC3S400
XC3S1000
CON组fi guration
位
4,715,616
6,127,744
630,048
863,840
1,442,016
1,875,648
2,693,440
3,430,400
3,961,632
6,519,648
6,587,520
8,308,992
10,159,648
12,922,336
16,283,712
197,696
336,768
559,200
781,216
1,040,096
1,335,840
630,048
863,840
1,134,496
1,442,016
1,875,648
2,693,440
3,961,632
439,264
1,047,616
1,699,136
3,223,488
XC18V00
解
XC18V04 +
XC18V512
XC18V04 +
XC18V02
XC18V01
XC18V01
XC18V02
XC18V02
XC18V04
XC18V04
XC18V04
2 XC18V04的
2 XC18V04的
2 XC18V04的
3 XC18V04的
4 XC18V04的
4 XC18V04的
XC18V512
XC18V512
XC18V01
XC18V01
XC18V01
XC18V02
XC18V01
XC18V01
XC18V02
XC18V02
XC18V02
XC18V04
XC18V04
XC18V512
XC18V01
XC18V02
XC18V04
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