0
R
XC17V00系列配置
舞会
0
8
DS073 （ V1.0 ） 2000年7月26日
先期产品技术说明
特点
一次性可编程（OTP）的只读存储器
用来存储赛灵思的配置比特流
FPGA器件
简单的界面，在FPGA ;可配置为使用
一个用户I / O引脚
级联存储较长或多个比特流
可编程复位极性（高有效或
低）与不同的FPGA解决方案的兼容性
支持快速配置
低功耗CMOS浮栅工艺
3.3V电源电压
可在紧凑的塑料封装： VQ44 ， PC44 ，
PC20 ， VO8和SO20
通过领先的程序员编程支持
生产厂家。
利用赛灵思联盟和设计支持
基础系列软件包。
双配置方式的XC17V16和
XC17V08
-
-
串行慢/快配置（最多33兆赫）
平行（高达264兆赫）
描述
Xilinx公司推出的config-高密度XC17V00家族
uration PROM中它们提供了一种易于使用的，经济有效
用于存储大量的Xilinx FPGA配置略去方法
比特流。在3.3V系列初始设备可用
16兆， 8兆， 4兆， 2兆， 1兆密度。
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。一个简短的访问
之后的时钟上升沿时间，数据出现在PROM
数据输出管脚，其连接到FPGA的DIN管脚。该
FPGA中产生的时钟脉冲的适当数量
完成配置。配置完成后，它会禁用
舞会。当FPGA处于从串行模式下， PROM
而FPGA必须同时时钟由一个输入信号。
当FPGA是在SelectMAP模式，外部振荡器
器将生成的配置时钟驱动
PROM和FPGA中。在CCLK上升沿后，数据
可在PROM的数据（ D0 - D7 ）引脚。该数据将
被读入FPGA上的下一个上升沿
CCLK 。 SelectMAP不利用一个长度计数，所以
自由运行的振荡器也可以使用。看
网络连接gure 3 。
多个设备可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
链是相互关联的。所有设备都兼容，
可级联与家庭中的其他成员。
对器件编程，无论是赛灵思联盟或基金
dation系列开发系统编译FPGA
设计文件转换成标准的十六进制格式，然后将其反
ferred大多数商业PROM编程器。
保证20年寿命数据保存
2000 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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1
XC17V00系列配置PROM
R
VCC
VPP
GND
复位/
OE
or
OE /
RESET
CE
首席执行官
CLK
地址计数器
TC
EPROM
CELL
矩阵
产量
OE
数据
DS073_01_072600
图1：
简化框图XC17V04 ， XC17V02和XC17V01 （不显示编程电路）
VCC
VPP
GND
复位/
OE
or
OE /
RESET
CE
首席执行官
CLK
地址计数器
TC
忙
EPROM
CELL
矩阵
产量
8
OE
D0数据
（串行或并行模式）
7
7
D[1:7]
（ SelectMAP接口）
DS073_02_072600
图2：
简化框图XC17V16和XC17V08 （不显示编程电路）
2
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R
XC17V00系列配置PROM
引脚说明
DATA [ 0：7]
数据输出处于高阻抗状态时， CE或
OE无效。在编程期间， D0引脚为I / O。
注意，参考可以编程为高有效或
低电平有效。
注意：
XC17V04 ， XC17V02和XC17V01具有串行输出
只。
BUSY （ XC17V16和XC17V08只）
如果BUSY引脚悬空时，用户必须对BUSY位
这将导致BUSY引脚变为内部低。当
置为高电平，输出数据被保持，当BUSY引脚
变为低电平，数据输出将恢复。
V
PP
编程电压。上述规定的无过冲
最大电压允许在该引脚。对于正常的读操作
ATION ，该引脚必须连接到V
CC
。如果不这样做
可能会导致不可预测的，与温度相关的操作
化和电路调试严重的问题。不要离开
V
PP
浮动！
CLK
在CLK输入的每个上升沿递增内部
地址计数器，如果两个CE和OE是活动的。
RESET / OE
当高，这种输入保存地址计数器复位，
使在高阻抗状态下的数据输出。该polar-
该输入引脚的性是可编程的或者RESET / OE或
OE / RESET 。为了避免混淆，本文介绍
该引脚为RESET / OE ，虽然极性相反的是POS-
sible在所有设备上。当RESET处于激活状态时，地址
计数器保持在"0" ，并把数据输出的
高阻抗状态。这个输入信号的极性是编程
梅布尔。默认设置为高电平有效复位，但首选
选择低有效复位，因为它可以通过驱动
FPGA的INIT引脚。
该引脚的极性被控制在编程接口
脸上。该输入引脚使用Xilinx容易倒
HW- 130编程器。第三方程序员附带不同
耳鼻喉科的方法来反转该引脚。
V
CC
和GND
正电源和接地引脚。
PROM引脚排列XC17V16和XC17V08
引脚名称
忙
D0
D1
D2
D3
D4
D5
D6
D7
CLK
RESET / OE
（ OE / RESET ）
CE
GND
首席执行官
V
PP
V
CC
44引脚VQFP
24
40
29
42
27
9
25
14
19
43
13
15
6, 18, 28, 27, 41
21
35
8, 16, 17, 26, 36,
38
44引脚PLCC
30
2
35
4
33
15
31
20
25
5
19
21
3, 12, 24, 34, 43
27
41
14, 22, 23, 32,
42, 44
CE
高电平时，此引脚禁止内部地址计数器，
使在高阻抗状态下的数据输出，并强制
该器件进入低我
CC
待机模式。
首席执行官
芯片使能输出，连接到的所述的CE输入
在菊花链下一个PROM 。该输出为低电平时，
CE和OE输入都主动和内部地址
计数器已经增加超过其终端数
（ TC ）值。换句话说： PROM时已读出，
CEO将遵循CE只要OE处于活动状态。当OE变
不活跃， CEO居高不下，直到PROM复位。注意
OE可以被编程为高有效或
低。
容量
器件
XC17V16
XC17V08
CON组fi guration位
16,777,216
8,388,608
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XC17V00系列配置PROM
R
PROM引脚排列XC17V04 ， XC17V02和
XC17V01
引脚名称
数据
CLK
RESET / OE
（ OE / RESET ）
CE
GND
首席执行官
V
PP
V
CC
8针20针
VOIC SOIC
1
2
3
4
5
6
7
8
1
3
8
10
11
13
18
20
20-pin
PLCC
2
4
6
8
10
14
17
20
44-pin
VQFP
40
43
13
15
18, 41
21
35
38
44-pin
PLCC
2
5
19
21
24, 3
27
41
44
Xilinx FPGA和PROM的兼容
设备
XCV600E
XCV812E
XCV1000E
XCV1600E
XCV2000E
XCV2600E
XCV3200E
CON组fi guration
位
3,961,632
6,519,648
6,587,520
8,308,992
10,159,648
12,922,336
16,283,712
舞会
XC17V04
XC17V08
XC17V08
XC17V08
XC17V16
XC17V16
XC17V16
注意事项：
1.建议PROM是由兼容的确定
赛灵思FPGA CCLK高配置的频率。
PROM的控制
连接FPGA器件的PROM 。
CON组fi guration位
4,194,304
2,701,312
1,679,360
的PROM的（多个）的数据输出（多个）驱动
D
IN
领先的FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入（S ）
的PROM （多个） 。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
在RESET /所有的PROM的OE输入由最好的驱动
领先的FPGA器件的INIT输出。这
连接确保了PROM的地址计数器是
任何复位（重）配置开始前，甚至
当用V发起一个重新配置
CC
毛刺。
其他的方法，比如从最不发达国家推动RESET / OE
或系统复位，假设内部PROM
上电复位总是在步骤与FPGA的
内部上电复位。这可能不是一个安全
假设。
PROM的CE输入可以来自最不发达国家的驱动
或DONE引脚。用最不发达国家避免了潜在的争
在D
IN
引脚。
引线的CE输入（或唯一） PROM是由驱动
DONE输出领先的FPGA器件，提供
做完不会永久接地。否则，
LDC可以用来驱动CE，但随后必须是
用户操作期间无条件地高。 CE可以
也可以永久地绑低，但这种保存数据
输出活跃，导致了不必要的电源
电流10 mA（最大值）的。
SelectMAP模式类似于从机串行模式。该
数据逐个从每CCLK PROM的一个字节
而不是每个CCLK周期一位。见FPGA数据
张特殊的配置要求。
容量
器件
XC17V04
XC17V02
XC17V01
Xilinx FPGA和PROM的兼容
设备
XCV50
XCV100
XCV150
XCV200
XCV300
XCV400
XCV600
XCV800
XCV1000
XCV50E
XCV100E
XCV200E
XCV300E
XCV400E
XCV405E
CON组fi guration
位
559,200
781,216
1,040,096
1,335,840
1,751,808
2,546,048
3,607,968
4,715,616
6,127,744
630,048
863,840
1,442,106
1,875,648
2,693,440
3,340,400
舞会
XC17V01
XC17V01
XC17V01
XC17V01
XC17V02
XC17V02
XC17V04
XC17V08
XC17V08
XC17V01
XC17V01
XC17V01
XC17V02
XC17V02
XC17V04
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R
XC17V00系列配置PROM
配置完成后，不变的是完整的。因此，为了
重新编程的FPGA与另一个程序时， DONE线
被拉到低和结构开始于最后的值
地址计数器。
如果用户在FPGA中采用这种复位方法失败
配置过程。该FPGA中止配置
然后重新启动一个新的配置，如预期的，但
PROM不重置其地址计数器，因为它从来没有
只见一个高层次上的OE输入。新的配置，
因此，读出在存储器PROM和间中的剩余数据
prets它作为序言，长度计等。由于FPGA是
主人，它会发出CCLK脉冲的必要数量，
高达1600万（ 2
24
）和DONE变高。然而，该
FPGA的配置将是完全错误的，有潜力
里面的FPGA和它的输出引脚争论。这
方法必须，因此，绝对不能在有任何使用
外部复位的配置过程中的机会。
FPGA主串行模式总结
可配置逻辑块的I / O和逻辑功能
（ CLB）和它们相关联的互连estab-
通过配置程序lished 。该程序被加载
无论是在上电时自动，或命令，
这取决于三个FPGA的模式引脚的状态。在
掌握串行模式下，FPGA自动加载CON组
从外部存储器成形方案。赛灵思
PROM中已设计用于中，主机兼容性
器串行模式。
在上电时或重新配置，一个FPGA进入
主串行模式，只要三个在FPGA
模式选择引脚为低（ M 0 = 0 ，M 1 = 0 ， M 2 = 0）。数据
从PROM中顺序地在单个数据线读取。同步
chronization由临时的上升沿提供
CCLK信号，这是在配置过程中产生的。
主串行模式提供了一个简单的接口配置
脸上。只有一条串行数据线和两条控制线都
需要配置一个FPGA 。从PROM数据
读取顺序，通过内部地址和位访问
这是对每一个有效的上升沿递增计数器
的CCLK 。
如果在用户可编程，双功能引脚DIN
FPGA中只用于配置，它仍必须在一保持
在正常操作期间定义的水平。赛灵思FPGA
家庭照顾这自动与片上
默认的上拉电阻。
级联配置PROM
对于配置为菊花链多个FPGA ，或为
未来的FPGA需要更大的配置存储器，磁带式
caded PROM中提供了额外的内存。之后的最后一位
从第一PROM中被读取时，在下一个时钟信号输出到
PROM声称其CEO产量低，并禁止其数据
线。第二PROM认识到低级别上的CE
输入及启用其数据输出。看
网络连接gure 3 。
配置完成后，所有的地址计数器后
如果FPGA RESET引脚变为级联PROM的复位
低，假设PROM复位极性选项已
反转。
重新编程的FPGA与另一个程序时， DONE
线变低，配置开始的地址
计数器已经停止。在这种情况下，避免争用
之间的数据和CON组fi gured I / O的使用DIN的。
对FPGA进行编程设有专柜
持平于完成时
当多个FPGA的配置为单个FPGA是
存储在PROM的OE引脚应与低。上
电时，内部地址计数器复位和反对
成形开始与存储在存储器中的第一程序。
由于OE引脚保持低电平时，地址计数器离开
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XC17V00系列配置
舞会
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先期产品技术说明
特点
一次性可编程（OTP）的只读存储器
用来存储赛灵思的配置比特流
FPGA器件
简单的界面，在FPGA ;可配置为使用
一个用户I / O引脚
级联存储较长或多个比特流
可编程复位极性（高有效或
低）与不同的FPGA解决方案的兼容性
支持快速配置
低功耗CMOS浮栅工艺
3.3V电源电压
可在紧凑的塑料封装： VQ44 ， PC44 ，
PC20 ， VO8和SO20
通过领先的程序员编程支持
生产厂家。
利用赛灵思联盟和设计支持
基础系列软件包。
双配置方式的XC17V16和
XC17V08
-
-
串行慢/快配置（最多33兆赫）
平行（高达264兆赫）
描述
Xilinx公司推出的config-高密度XC17V00家族
uration PROM中它们提供了一种易于使用的，经济有效
用于存储大量的Xilinx FPGA配置略去方法
比特流。在3.3V系列初始设备可用
16兆， 8兆， 4兆， 2兆， 1兆密度。
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。一个简短的访问
之后的时钟上升沿时间，数据出现在PROM
数据输出管脚，其连接到FPGA的DIN管脚。该
FPGA中产生的时钟脉冲的适当数量
完成配置。配置完成后，它会禁用
舞会。当FPGA处于从串行模式下， PROM
而FPGA必须同时时钟由一个输入信号。
当FPGA是在SelectMAP模式，外部振荡器
器将生成的配置时钟驱动
PROM和FPGA中。在CCLK上升沿后，数据
可在PROM的数据（ D0 - D7 ）引脚。该数据将
被读入FPGA上的下一个上升沿
CCLK 。 SelectMAP不利用一个长度计数，所以
自由运行的振荡器也可以使用。看
网络连接gure 3 。
多个设备可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
链是相互关联的。所有设备都兼容，
可级联与家庭中的其他成员。
对器件编程，无论是赛灵思联盟或基金
dation系列开发系统编译FPGA
设计文件转换成标准的十六进制格式，然后将其反
ferred大多数商业PROM编程器。
保证20年寿命数据保存
2000 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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1
XC17V00系列配置PROM
R
VCC
VPP
GND
复位/
OE
or
OE /
RESET
CE
首席执行官
CLK
地址计数器
TC
EPROM
CELL
矩阵
产量
OE
数据
DS073_01_072600
图1：
简化框图XC17V04 ， XC17V02和XC17V01 （不显示编程电路）
VCC
VPP
GND
复位/
OE
or
OE /
RESET
CE
首席执行官
CLK
地址计数器
TC
忙
EPROM
CELL
矩阵
产量
8
OE
D0数据
（串行或并行模式）
7
7
D[1:7]
（ SelectMAP接口）
DS073_02_072600
图2：
简化框图XC17V16和XC17V08 （不显示编程电路）
2
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先期产品技术说明
R
XC17V00系列配置PROM
引脚说明
DATA [ 0：7]
数据输出处于高阻抗状态时， CE或
OE无效。在编程期间， D0引脚为I / O。
注意，参考可以编程为高有效或
低电平有效。
注意：
XC17V04 ， XC17V02和XC17V01具有串行输出
只。
BUSY （ XC17V16和XC17V08只）
如果BUSY引脚悬空时，用户必须对BUSY位
这将导致BUSY引脚变为内部低。当
置为高电平，输出数据被保持，当BUSY引脚
变为低电平，数据输出将恢复。
V
PP
编程电压。上述规定的无过冲
最大电压允许在该引脚。对于正常的读操作
ATION ，该引脚必须连接到V
CC
。如果不这样做
可能会导致不可预测的，与温度相关的操作
化和电路调试严重的问题。不要离开
V
PP
浮动！
CLK
在CLK输入的每个上升沿递增内部
地址计数器，如果两个CE和OE是活动的。
RESET / OE
当高，这种输入保存地址计数器复位，
使在高阻抗状态下的数据输出。该polar-
该输入引脚的性是可编程的或者RESET / OE或
OE / RESET 。为了避免混淆，本文介绍
该引脚为RESET / OE ，虽然极性相反的是POS-
sible在所有设备上。当RESET处于激活状态时，地址
计数器保持在"0" ，并把数据输出的
高阻抗状态。这个输入信号的极性是编程
梅布尔。默认设置为高电平有效复位，但首选
选择低有效复位，因为它可以通过驱动
FPGA的INIT引脚。
该引脚的极性被控制在编程接口
脸上。该输入引脚使用Xilinx容易倒
HW- 130编程器。第三方程序员附带不同
耳鼻喉科的方法来反转该引脚。
V
CC
和GND
正电源和接地引脚。
PROM引脚排列XC17V16和XC17V08
引脚名称
忙
D0
D1
D2
D3
D4
D5
D6
D7
CLK
RESET / OE
（ OE / RESET ）
CE
GND
首席执行官
V
PP
V
CC
44引脚VQFP
24
40
29
42
27
9
25
14
19
43
13
15
6, 18, 28, 27, 41
21
35
8, 16, 17, 26, 36,
38
44引脚PLCC
30
2
35
4
33
15
31
20
25
5
19
21
3, 12, 24, 34, 43
27
41
14, 22, 23, 32,
42, 44
CE
高电平时，此引脚禁止内部地址计数器，
使在高阻抗状态下的数据输出，并强制
该器件进入低我
CC
待机模式。
首席执行官
芯片使能输出，连接到的所述的CE输入
在菊花链下一个PROM 。该输出为低电平时，
CE和OE输入都主动和内部地址
计数器已经增加超过其终端数
（ TC ）值。换句话说： PROM时已读出，
CEO将遵循CE只要OE处于活动状态。当OE变
不活跃， CEO居高不下，直到PROM复位。注意
OE可以被编程为高有效或
低。
容量
器件
XC17V16
XC17V08
CON组fi guration位
16,777,216
8,388,608
DS073 （ V1.0 ） 2000年7月26日
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XC17V00系列配置PROM
R
PROM引脚排列XC17V04 ， XC17V02和
XC17V01
引脚名称
数据
CLK
RESET / OE
（ OE / RESET ）
CE
GND
首席执行官
V
PP
V
CC
8针20针
VOIC SOIC
1
2
3
4
5
6
7
8
1
3
8
10
11
13
18
20
20-pin
PLCC
2
4
6
8
10
14
17
20
44-pin
VQFP
40
43
13
15
18, 41
21
35
38
44-pin
PLCC
2
5
19
21
24, 3
27
41
44
Xilinx FPGA和PROM的兼容
设备
XCV600E
XCV812E
XCV1000E
XCV1600E
XCV2000E
XCV2600E
XCV3200E
CON组fi guration
位
3,961,632
6,519,648
6,587,520
8,308,992
10,159,648
12,922,336
16,283,712
舞会
XC17V04
XC17V08
XC17V08
XC17V08
XC17V16
XC17V16
XC17V16
注意事项：
1.建议PROM是由兼容的确定
赛灵思FPGA CCLK高配置的频率。
PROM的控制
连接FPGA器件的PROM 。
CON组fi guration位
4,194,304
2,701,312
1,679,360
的PROM的（多个）的数据输出（多个）驱动
D
IN
领先的FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入（S ）
的PROM （多个） 。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
在RESET /所有的PROM的OE输入由最好的驱动
领先的FPGA器件的INIT输出。这
连接确保了PROM的地址计数器是
任何复位（重）配置开始前，甚至
当用V发起一个重新配置
CC
毛刺。
其他的方法，比如从最不发达国家推动RESET / OE
或系统复位，假设内部PROM
上电复位总是在步骤与FPGA的
内部上电复位。这可能不是一个安全
假设。
PROM的CE输入可以来自最不发达国家的驱动
或DONE引脚。用最不发达国家避免了潜在的争
在D
IN
引脚。
引线的CE输入（或唯一） PROM是由驱动
DONE输出领先的FPGA器件，提供
做完不会永久接地。否则，
LDC可以用来驱动CE，但随后必须是
用户操作期间无条件地高。 CE可以
也可以永久地绑低，但这种保存数据
输出活跃，导致了不必要的电源
电流10 mA（最大值）的。
SelectMAP模式类似于从机串行模式。该
数据逐个从每CCLK PROM的一个字节
而不是每个CCLK周期一位。见FPGA数据
张特殊的配置要求。
容量
器件
XC17V04
XC17V02
XC17V01
Xilinx FPGA和PROM的兼容
设备
XCV50
XCV100
XCV150
XCV200
XCV300
XCV400
XCV600
XCV800
XCV1000
XCV50E
XCV100E
XCV200E
XCV300E
XCV400E
XCV405E
CON组fi guration
位
559,200
781,216
1,040,096
1,335,840
1,751,808
2,546,048
3,607,968
4,715,616
6,127,744
630,048
863,840
1,442,106
1,875,648
2,693,440
3,340,400
舞会
XC17V01
XC17V01
XC17V01
XC17V01
XC17V02
XC17V02
XC17V04
XC17V08
XC17V08
XC17V01
XC17V01
XC17V01
XC17V02
XC17V02
XC17V04
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DS073 （ V1.0 ） 2000年7月26日
先期产品技术说明
R
XC17V00系列配置PROM
配置完成后，不变的是完整的。因此，为了
重新编程的FPGA与另一个程序时， DONE线
被拉到低和结构开始于最后的值
地址计数器。
如果用户在FPGA中采用这种复位方法失败
配置过程。该FPGA中止配置
然后重新启动一个新的配置，如预期的，但
PROM不重置其地址计数器，因为它从来没有
只见一个高层次上的OE输入。新的配置，
因此，读出在存储器PROM和间中的剩余数据
prets它作为序言，长度计等。由于FPGA是
主人，它会发出CCLK脉冲的必要数量，
高达1600万（ 2
24
）和DONE变高。然而，该
FPGA的配置将是完全错误的，有潜力
里面的FPGA和它的输出引脚争论。这
方法必须，因此，绝对不能在有任何使用
外部复位的配置过程中的机会。
FPGA主串行模式总结
可配置逻辑块的I / O和逻辑功能
（ CLB）和它们相关联的互连estab-
通过配置程序lished 。该程序被加载
无论是在上电时自动，或命令，
这取决于三个FPGA的模式引脚的状态。在
掌握串行模式下，FPGA自动加载CON组
从外部存储器成形方案。赛灵思
PROM中已设计用于中，主机兼容性
器串行模式。
在上电时或重新配置，一个FPGA进入
主串行模式，只要三个在FPGA
模式选择引脚为低（ M 0 = 0 ，M 1 = 0 ， M 2 = 0）。数据
从PROM中顺序地在单个数据线读取。同步
chronization由临时的上升沿提供
CCLK信号，这是在配置过程中产生的。
主串行模式提供了一个简单的接口配置
脸上。只有一条串行数据线和两条控制线都
需要配置一个FPGA 。从PROM数据
读取顺序，通过内部地址和位访问
这是对每一个有效的上升沿递增计数器
的CCLK 。
如果在用户可编程，双功能引脚DIN
FPGA中只用于配置，它仍必须在一保持
在正常操作期间定义的水平。赛灵思FPGA
家庭照顾这自动与片上
默认的上拉电阻。
级联配置PROM
对于配置为菊花链多个FPGA ，或为
未来的FPGA需要更大的配置存储器，磁带式
caded PROM中提供了额外的内存。之后的最后一位
从第一PROM中被读取时，在下一个时钟信号输出到
PROM声称其CEO产量低，并禁止其数据
线。第二PROM认识到低级别上的CE
输入及启用其数据输出。看
网络连接gure 3 。
配置完成后，所有的地址计数器后
如果FPGA RESET引脚变为级联PROM的复位
低，假设PROM复位极性选项已
反转。
重新编程的FPGA与另一个程序时， DONE
线变低，配置开始的地址
计数器已经停止。在这种情况下，避免争用
之间的数据和CON组fi gured I / O的使用DIN的。
对FPGA进行编程设有专柜
持平于完成时
当多个FPGA的配置为单个FPGA是
存储在PROM的OE引脚应与低。上
电时，内部地址计数器复位和反对
成形开始与存储在存储器中的第一程序。
由于OE引脚保持低电平时，地址计数器离开
DS073 （ V1.0 ） 2000年7月26日
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