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0
XC1701L
(3.3V),
XC1701
( 5.0V )和
XC17512L
(3.3V)
串行CON组fi guration的PROM
0
5*
1997年12月10日(版本1.1 )
产品speci fi cation
特点
片内地址计数器,每个递增上升
边缘上的时钟输入端
简单的接口FPGA ;只需要一个用户
I / O引脚
可级联用于存储较长或多个比特流
可编程复位极性(高电平或低电平有效)
针对不同的FPGA解决方案的兼容性
支持XC4000EX / XL快CON组fi guration模式( 15.0
兆赫)
低功耗CMOS浮栅工艺
可在5 V和3.3 V版本
可在紧凑的塑料封装: 8引脚PDIP ,
20引脚SOIC封装,以及20引脚PLCC 。
编程领先的程序员支持
生产厂家。
使用赛灵思联盟和设计支持
基础系列软件包。
描述
该XC1701L , XC1701和XC17512L串行CON组fi guration
PROM的( SCP的)提供了一种易于使用的,具有成本效益的
方法用于存储赛灵思FPGA CON组fi guration流。
当FPGA在主串模式下,它会产生一个
CON组fi guration时钟驱动的SCP 。一个简短的访问时间
之后的时钟上升沿,数据出现在SCP数据
输出管脚,其连接到FPGA的DIN管脚。该
FPGA中产生的时钟脉冲的适当数量
完成CON组fi guration 。一旦CON连接gured ,它会禁用
SCP 。当FPGA处于从属模式, SCP和
FPGA必须都时钟由一个输入信号。
多个设备可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入,所有的SCP在这条产业链的数据输出
是相互关联的。所有的设备都兼容,可以
级联与家庭中的其他成员。
对器件编程,无论是赛灵思联盟或基金
dation系列开发系统编译FPGA
设计音响文件转换成标准的十六进制格式,然后将其反
ferred给程序员。
V
CC
V
PP
GND
CE
复位/
OE或
OE /
RESET
CLK
地址计数器
TC
首席执行官
EPROM
CELL
矩阵
产量
OE
数据
X3185
图1 :简化的框图(不显示编程电路)
1997年12月10日(版本1.1 )
5-1
XC1701L ( 3.3V ) , XC1701 ( 5.0V )和XC17512L ( 3.3V )串行CON组fi guration的PROM
引脚说明
数据
数据输出,三态时,无论CE或OE无效。
在编程过程中, DATA引脚为I / O。需要注意的是OE即可
被编程为高有效或低有效。
串行PROM引脚分配
引脚名称
数据
CLK
RESET / OE ( OE / RESET )
CE
GND
首席执行官
V
PP
V
CC
8-Pin
PDIP
1
2
3
4
5
6
7
8
20-Pin
SOIC
1
3
8
10
11
13
18
20
20-Pin
PLCC
2
4
6
8
10
14
17
20
CLK
在CLK输入的每个上升沿递增内部
地址计数器,如果两个CE和OE是活动的。
RESET / OE
当高,这种输入保存地址计数器复位,
3态数据输出。该输入引脚的极性
可编程为任RESET / OE或OE / RESET 。对
避免混淆,本文介绍了引脚
RESET / OE ,但极性相反有可能在所有
设备。当RESET处于激活状态时,地址计数器
保持为零,并在数据输出为三态。极性
此输入的是可编程的。默认设置为高电平有效
复位,但最佳选择是低电平有效复位,
因为它可以通过FPGA的INIT引脚被驱动。
该引脚的极性被控制在编程接口
脸上。该输入引脚使用Xilinx HW-容易倒
130程序员。第三方程序员有不同的
方法反转该引脚。
容量
设备
XC1701L
XC1701
XC17512L
CON组fi guration位
1,048,576
1,048,576
524,288
对CON组fi guration位,包括数
头为所有Xilinx FPGA和兼容
SCP类型
设备
XC4010XL
XC4013XL
XC4020E
XC4020XL
XC4025E
XC4028XL
XC4028EX
XC4036EX
XC4036XL
XC4044XL
XC4052XL
XC4062XL
XC4085XL
CON组fi guration位
283,424
393,623
329,312
521,880
422,176
668,184
668,184
832,528
832,528
1,014,928
1,215,368
1,433,864
1,924,992
SPROM
XC17512L
XC17512L
XC1701
XC17512L
XC1701
XC1701L
XC1701
XC1701
XC1701L
XC1701L
XC1701L +
XC17256L
XC1701L +
XC17512L
2× XC1701L
CE
高电平时,此引脚禁止内部地址计数器,
3态数据输出,并强制器件进入低我
CC
待机模式。
首席执行官
芯片使能输出,连接到的所述的CE输入
接下来SCP菊花链。该输出为低电平时,
CE和OE输入都主动和内部地址
计数器已经增加超过其终端数
( TC )值。换句话说: PROM时已读出,
CEO将遵循CE只要OE处于活动状态。当OE变
不活跃, CEO居高不下,直到PROM复位。注意
OE可以被编程为高有效或
低。
V
PP
编程电压。上述特定网络版无超调
最大电压允许在该引脚。对于正常的读操作
ATION ,该引脚
必须
连接到V
CC
。如果不这样做
可能会导致不可预测的,与温度相关的操作
化和电路调试严重的问题。
不要离开
VPP浮动!
V
CC
和GND
正电源和接地引脚。
5-2
1997年12月10日(版本1.1 )
控制串行PROM中
FPGA器件和串行之间大部分连接
PROM很简单,不言自明。
在串行PROM的(S )驱动器的数据输出(S )
领先FPGA器件的DIN输入。
主FPGA CCLK输出驱动CLK输入(S )
串行PROM ( S) 。
串行PROM的CEO输出驱动CE输入
的下一个串行PROM在菊花链(如果有的话) 。
所有串行PROM的RESET / OE输入是最好的从动
由XC3000 XC4000或铅的INIT输出
FPGA器件。这种连接保证了串行
PROM的地址计数器的任何开始之前重置
(重新) CON连接的配置中,即使侦察组fi guration是
用V发起
CC
毛刺。其它方法 - 如
驾驶RESET / OE来自最不发达国家或系统复位 - 假设
该串行PROM内部上电复位总是
在步骤与FPGA的内部上电复位,这
可能不是一个安全的假设。
引线的CE输入(或唯一)串行PROM驱动
由DONE / PRGM或铅FPGA的DONE输出
设备,前提是完成/ PRGM不是永久的
接地。否则,LDC可以用来驱动CE,但
然后必须在用户无条件地高
操作。 CE也可以永久地绑低,但
这种设置使数据输出有功和导致
最大10 mA不必要的电源电流。
这是加在内部地址和位计数器
CCLK的每个有效上升沿。
如果在用户可编程,双功能引脚DIN
FPGA仅用于CON连接配置中,它仍然必须举行
在正常操作期间的去音响奈德水平。的XC3000和
XC4000家族打理这个自动的导通
芯片默认的上拉电阻。
对FPGA进行编程设有专柜
持平于完成时
当多个FPGA -CON连接gurations为单个FPGA是
存储在串行CON组fi guration PROM的OE引脚应
绑低。在上电时,内部地址计数器
复位和CON组fi guration始于网络第一个程序
存储在存储器中。由于OE引脚保持低电平时,
地址计数器保持不变后CON组fi guration是
完整的。因此,重新编程的FPGA与另一
节目中, D / P线被拉低, CON组fi guration
开始地址计数器的最后一个值。
如果用户在FPGA中采用这种复位方法失败
CON组fi guration过程。该FPGA中止CON组fi guration
然后重新启动一个新的CON连接配置中,如预期,但
串行PROM不重置其地址计数器,因为它
从来没有见过一个高层次上的OE输入。新CON连接gura-
化,因此,读出的剩余数据中的PROM和
其解释为前导,长度计数等。由于FPGA
是的主人,它会发出CCLK的必要数量
脉冲,高达16亿美元( 24 )和D / P变为高电平。不过,
在FPGA CON组fi guration将是完全错误的,与
里面的FPGA和在其输出端电位争论
销。这种方法,因此必须从未被使用时
有外部复位时CON组fi guration任何机会。
FPGA主串行模式总结
逻辑单元阵列的I / O和逻辑功能的
相关的互连由CON连接gu-成立
配给计划。该程序被加载或者自动
在通电时,或在命令,视的状态
三FPGA的模式引脚。在主控模式下,FPGA
从自动加载CON组fi guration程序
外部存储器。串行CON组fi guration PROM有
被设计为与主串兼容性
模式。
上电时或侦察网络配置中,一个FPGA进入
掌握串行模式时所有三个FPGA的模式 -
选择引脚是低( M 0 = 0 ,M 1 = 0 , M 2 = 0)。数据从读
串行CON组fi guration PROM按顺序在一个
数据线。同步是通过的上升沿提供
临时CCLK信号,这是在CON-产生
组fi guration 。
主串行模式提供了一个简单的CON组fi guration间
脸上。只有一条串行数据线和两条控制线都
精读连接gure的FPGA所需。从串行数据CON-
组fi guration PROM被顺序读取,通过访问
级联串行CON组fi guration的PROM
对于多个FPGA CON组fi gured作为菊花链,或
未来的FPGA需要更大的CON组fi guration回忆,磁带式
caded的SCP提供了额外的内存。之后的最后一位
从网络连接第一个SCP被读取时,在下一个时钟信号给SCP
声称其CEO输出低,并禁止其数据线。该
第二SCP认识到低级别上的CE输入
使得它的数据输出。看
图2中。
后CON组fi guration完成后,所有的地址计数器
如果FPGA RESET引脚变为级联的SCP被重置
低,假设SCP复位极性选项已
反转。
重新编程的FPGA与另一个程序时, D / P线
变低, CON组fi guration开始的地址
计数器已经停止。在这种情况下,避免争用
之间的数据和CON组fi gured I / O的使用DIN的。
1997年12月10日(版本1.1 )
5-3
XC1701L ( 3.3V ) , XC1701 ( 5.0V )和XC17512L ( 3.3V )串行CON组fi guration的PROM
*如果回读
激活时,
3.3 kΩ电阻
需要
系列与M1
在配置
3.3 kΩ的M2下拉
电阻器克服了
内部上拉,
但它允许m2到
是用户I / O 。
*
VCC
M0 M1 PWRDWN
DOUT
M2
HDC
常规 -
用途
用户I / O
引脚
最不发达国家
INIT
可选
菊花链式
用的FPGA
不同
CON连接gurations
其他
I / O引脚
可选
奴隶的FPGA
具有相同
CON连接gurations
VCC
FPGA
RESET
RESET
DIN
CCLK
D / P
INIT
VCC
数据
CLK
CE
OE /复位
VPP
数据
CLK级联
串行
CE
内存
OE /复位
SCP
首席执行官
(低将地址指针复位)
CCLK
(输出)
DIN
DOUT
(输出)
X8256
图2 :主串行模式。
一次性可编程串行CON组fi guration PROM支持自动加载
CON组fi guration方案。多台设备可级联,以支持额外的FPGA 。早期的D / P抑制
在FPGA的I / O之前, PROM数据输出1 CCLK周期被激活。
5-4
1997年12月10日(版本1.1 )
待机模式
该PROM进入低功耗待机模式时
CE为高电平。输出保持在高阻抗
ANCE状态无论OE输入的状态。
程序设计
该设备可以在提供程序员进行编程
赛灵思和对外贸易资质科幻版的第三方供应商。必须将用户
确保适当的编程算法和
编程器软件的最新版本中使用。该
错误的选择,可能会永久性损坏设备。
表1 :真值表的XC1700控制输入
控制输入
RESET
待用
活跃
待用
活跃
CE
内部地址
如果地址< TC :增量
如果地址> TC :不改
保持复位
不改变
保持复位
输出
数据
活跃
3-state
3-state
3-state
3-state
首席执行官
I
cc
活跃
减少
活跃
待机
待机
注意事项:
1.
在XC1700 RESET输入具有可编程极性
2.
TC =终端数=最高地址值。 TC + 1 = 0地址。
重要提示:
总比分扳成了V
PP
引脚到V
CC
在你的应用程序。永远不会离开V
PP
浮动。
1997年12月10日(版本1.1 )
5-5
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    地址:深圳市福田区振兴路156号上步工业区405栋3层

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