0
R
XC1700E和XC1700L系列
配置PROM
0
8
DS027 （ V3.1 ） 2000年7月5日
产品speci fi cation
特点
一次性可编程（OTP）的只读存储器
用来存储赛灵思的配置比特流
FPGA器件
简单的界面，在FPGA ;只需要一个用户
I / O引脚
级联存储较长或多个比特流
可编程复位极性（高有效或
低）与不同的FPGA解决方案的兼容性
XC17128E / EL ， XC17256E / EL ， XC1701和XC1700L
系列支持快速配置
低功耗CMOS浮栅工艺
XC1700E系列提供5V和3.3V版本
XC1700L系列在3.3V仅
可在紧凑的塑料封装： 8引脚SOIC ，
8引脚VOIC ， 8引脚PDIP ， 20引脚SOIC ， 20引脚PLCC ，
44引脚PLCC和44引脚VQFP 。
通过领先的程序员编程支持
生产厂家。
利用赛灵思联盟和设计支持
基础系列软件包。
保证20年寿命数据保存
描述
在XC1700系列配置PROM中提供了一个
易于使用，具有成本效益的方法，用于存储大量的Xilinx
FPGA配置比特流。
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。一个简短的访问
之后的时钟上升沿时间，数据出现在PROM
数据输出管脚，其连接到FPGA
IN
引脚。该
FPGA中产生的时钟脉冲的适当数量
完成配置。配置完成后，它会禁用
舞会。当FPGA处于从串行模式下， PROM
而FPGA必须同时时钟由一个输入信号。
多个设备可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
链是相互关联的。所有设备都兼容，
可级联与家庭中的其他成员。
对器件编程，无论是赛灵思联盟或基金
dation系列开发系统编译FPGA
设计文件转换成标准的十六进制格式，然后将其反
ferred大多数商业PROM编程器。
VCC
VPP
GND
复位/
OE
or
OE /
RESET
CE
首席执行官
CLK
地址计数器
TC
EPROM
CELL
矩阵
产量
OE
数据
DS027_01_021500
图1：
简化框图（不显示编程电路）
2000 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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XC1700E和XC1700L系列配置PROM
R
引脚说明
数据
数据输出处于高阻抗状态时， CE或
OE无效。在编程过程中， DATA引脚为I / O。
注意，参考可以编程为高有效或
低电平有效。
V
PP
编程电压。上述规定的无过冲
最大电压允许在该引脚。对于正常的读操作
ATION ，该引脚必须连接到V
CC
。如果不这样做
可能会导致不可预测的，与温度相关的操作
化和电路调试严重的问题。不要离开
V
PP
浮动！
CLK
在CLK输入的每个上升沿递增内部
地址计数器，如果两个CE和OE是活动的。
V
CC
和GND
正电源和接地引脚。
PROM引脚分配
RESET / OE
当高，这种输入保存地址计数器复位，
使在高阻抗状态下的数据输出。该polar-
该输入引脚的性是可编程的或者RESET / OE或
OE / RESET 。为了避免混淆，本文介绍
该引脚为RESET / OE ，虽然极性相反的是POS-
sible在所有设备上。当RESET处于激活状态时，地址
计数器保持在"0" ，并把数据输出的
高阻抗状态。这个输入信号的极性是编程
梅布尔。默认设置为高电平有效复位，但首选
选择低有效复位，因为它可以通过驱动
FPGA的INIT引脚。
该引脚的极性被控制在编程接口
脸上。该输入引脚使用Xilinx容易倒
HW- 130编程器。第三方程序员附带不同
耳鼻喉科的方法来反转该引脚。
8-pin
PDIP
SOIC 20引脚
VOIC SOIC
1
2
3
4
5
6
7
8
1
3
8
10
11
13
18
20
20-pin
PLCC
2
4
6
8
10
14
17
20
44-pin
VQFP
40
43
13
15
18, 41
21
35
38
44-pin
PLCC
2
5
19
21
24, 3
27
41
44
引脚名称
数据
CLK
RESET / OE
（ OE / RESET ）
CE
GND
首席执行官
V
PP
V
CC
CE
高电平时，此引脚禁止内部地址计数器，
使在高阻抗状态下的数据输出，并强制
该器件进入低我
CC
待机模式。
容量
器件
XC1704L
XC1702L
XC1701/L
XC17512L
XC1736E
XC1765E/EL
XC17128E/EL
XC17256E/EL
CON组fi guration位
4,194,304
2,097,152
1,048,576
524,288
36,288
65,536
131,072
262,144
首席执行官
芯片使能输出，连接到的所述的CE输入
在菊花链下一个PROM 。该输出为低电平时，
CE和OE输入都主动和内部地址
计数器已经增加超过其终端数
（ TC ）值。换句话说： PROM时已读出，
CEO将遵循CE只要OE处于活动状态。当OE变
不活跃， CEO居高不下，直到PROM复位。注意
OE可以被编程为高有效或
低。
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产品speci fi cation
R
XC1700E和XC1700L系列配置PROM
CON组fi guration
位
106,288
165,488
237,744
559,232
781,248
1,041,128
1,335,872
1,751,840
2,546,080
3,608,000
4,715,648
6,127,776
630,048
863,840
1,442,106
1,875,648
2,693,440
3,340,400
3,961,632
6,519,648
6,587,520
8,308,992
10,159,648
12,922,336
16,283,712
Xilinx FPGA和PROM的兼容
设备
XC4003E
XC4005E
XC4006E
XC4008E
XC4010E
XC4013E
XC4020E
XC4025E
XC4002XL
XC4005XL
XC4010XL
XC4013XL/XLA
XC4020XL/XLA
XC4028XL/XLA
XC4028EX
XC4036EX/XL/XLA
XC4036EX
XC4044XL/XLA
XC4052XL/XLA
XC4062XL/XLA
XC4085XL/XLA
XC40110XV
XC40150XV
XC40200XV
XC40250XV
XC5202
XC5204
CON组fi guration
位
53,984
95,008
119,840
147,552
178,144
247,968
329,312
422,176
61,100
151,960
283,424
393,632
521,880
668,184
668,184
832,528
832,528
1,014,928
1,215,368
1,433,864
1,924,992
2,686,136
3,373,448
4,551,056
5,433,888
42,416
70,704
设备
舞会
XC17128E
(1)
XC17128E
XC17128E
XC17256E
XC17256E
XC17256E
XC1701
XC1701
XC17128EL
(1)
XC17256EL
XC17512L
XC17512L
XC17512L
XC1701L
XC1701
XC1701L
XC1701
XC1701L
XC1702L
XC1702L
XC1702L
XC1704L
XC1704L
XC1704L +
XC17512L
XC1704L+
XC1702L
XC1765E
XC17128E
XCV1000
XCV50E
XCV100E
XCV200E
XCV300E
XCV400E
XCV405E
XCV600E
XCV812E
XCV1000E
XCV1600E
XCV2000E
XCV2600E
XCV3200E
XC5206
XC5210
XC5215
XCV50
XCV100
XCV150
XCV200
XCV300
XCV400
XCV600
XCV800
舞会
XC17128E
XC17256E
XC17256E
XC1701L
XC1701L
XC1701L
XC1702L
XC1702L
XC1704L
XC1704L
XC1704L +
XC1701L
XC1704L +
XC1702L
XC1701L
XC1701L
XC1702L
XC1702L
XC1704L
XC1704L
XC1704L
2 XC1704L的
2 XC1704L的
2 XC1704L的
3 XC1704L的
4 XC1704L的
4 XC1704L的
注意事项：
1.建议PROM是由兼容的确定
赛灵思FPGA CCLK高配置的频率。
使用默认缓慢配置频率设计
（ CCLK ）可以使用XC1765E或XC1765EL的注意
FPGA器件。
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XC1700E和XC1700L系列配置PROM
R
PROM的控制
连接FPGA器件的PROM 。
的PROM的（多个）的数据输出（多个）驱动
D
IN
领先的FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入（S ）
的PROM （多个） 。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
在RESET /所有的PROM的OE输入由最好的驱动
领先的FPGA器件的INIT输出。这
连接确保了PROM的地址计数器是
任何复位（重）配置开始前，甚至
当用V发起一个重新配置
CC
毛刺。
其他的方法，比如从最不发达国家推动RESET / OE
或系统复位，假设内部PROM
上电复位总是在步骤与FPGA的
内部上电复位。这可能不是一个安全
假设。
PROM的CE输入可以来自最不发达国家的驱动
或DONE引脚。用最不发达国家避免了潜在的争
在D
IN
引脚。
引线的CE输入（或唯一） PROM是由驱动
DONE输出领先的FPGA器件，提供
做完不会永久接地。否则，
LDC可以用来驱动CE，但随后必须是
用户操作期间无条件地高。 CE可以
也可以永久地绑低，但这种保存数据
输出活跃，导致了不必要的电源
电流10 mA（最大值）的。
读取顺序，通过内部地址和位访问
这是对每一个有效的上升沿递增计数器
的CCLK 。
如果用户可编程的，双函数D
IN
引脚上的
FPGA中只用于配置，它仍必须在一保持
在正常操作期间定义的水平。赛灵思FPGA
家庭照顾这自动与片上
默认的上拉电阻。
对FPGA进行编程设有专柜
持平于完成时
当多个FPGA的配置为单个FPGA是
存储在PROM的OE引脚应与低。上
电时，内部地址计数器复位和反对
成形开始与存储在存储器中的第一程序。
由于OE引脚保持低电平时，地址计数器离开
配置完成后，不变的是完整的。因此，为了
重新编程的FPGA与另一个程序时， DONE线
被拉到低和结构开始于最后的值
地址计数器。
如果用户在FPGA中采用这种复位方法失败
配置过程。该FPGA中止配置
然后重新启动一个新的配置，如预期的，但
PROM不重置其地址计数器，因为它从来没有
只见一个高层次上的OE输入。新的配置，
因此，读出在存储器PROM和间中的剩余数据
prets它作为序言，长度计等。由于FPGA是
主人，它会发出CCLK脉冲的必要数量，
高达1600万（ 2
24
）和DONE变高。然而，该
FPGA的配置将是完全错误的，有潜力
里面的FPGA和它的输出引脚争论。这
方法必须，因此，绝对不能在有任何使用
外部复位的配置过程中的机会。
FPGA主串行模式总结
可配置逻辑块的I / O和逻辑功能
（ CLB）和其相关的互连建立
通过配置程序。该程序被加载或者
在上电时自动，或命令，视
在三个FPGA的模式引脚的状态。在主串
模式下，FPGA自动加载的配置亲
从外部存储器克。赛灵思的PROM有
被设计为与主串兼容性
模式。
在上电时或重新配置，一个FPGA进入
主串行模式，只要三个在FPGA
模式选择引脚为低（ M 0 = 0 ，M 1 = 0 ， M 2 = 0）。数据
从PROM中顺序地在单个数据线读取。同步
chronization由临时的上升沿提供
CCLK信号，这是在配置过程中产生的。
主串行模式提供了一个简单的接口配置
脸上。只有一条串行数据线和两条控制线都
需要配置一个FPGA 。从PROM数据
级联配置PROM
对于配置为菊花链多个FPGA ，或为
未来的FPGA需要更大的配置存储器，磁带式
caded PROM中提供了额外的内存。之后的最后一位
从第一PROM中被读取时，在下一个时钟信号输出到
PROM声称其CEO产量低，并禁止其数据
线。第二PROM认识到低级别上的CE
输入及启用其数据输出。看
图2中。
配置完成后，所有的地址计数器后
如果FPGA RESET引脚变为级联PROM的复位
低，假设PROM复位极性选项已
反转。
重新编程的FPGA与另一个程序时， DONE
线变低，配置开始的地址
计数器已经停止。在这种情况下，避免争用
数据和配置的I / O使用的D之间
IN
.
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R
XC1700E和XC1700L系列配置PROM
V
CC
D
OUT
可选
菊花链式
用的FPGA
不同
CON连接gurations
可选
奴隶的FPGA
具有相同
CON连接gurations
V
CC
FPGA
模式*
3.3V
4.7K
V
CC
D
IN
RESET
RESET
CCLK
DONE
INIT
*对于模式的引脚连接，
请参考相应的FPGA数据手册。
V
PP
数据
数据
CLK
CE
OE /复位
舞会
首席执行官
CLK
CE
级联
串行
内存
OE /复位
（低将地址指针复位）
CCLK
（输出）
D
IN
D
OUT
（输出）
DS027_02_060100
图2：
掌握串行模式。
一次性可编程PROM支持自动加载的构造程序。
多台设备可级联，以支持其他的FPGA。早期DONE抑制PROM数据输出1 CCLK
周期FPGA的I / O之前生效。
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R
XC1700E和XC1700L系列
配置PROM
0
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产品speci fi cation
特点
一次性可编程（OTP）的只读存储器
用来存储赛灵思的配置比特流
FPGA器件
简单的界面，在FPGA ;只需要一个用户
I / O引脚
级联存储较长或多个比特流
可编程复位极性（高有效或
低）与不同的FPGA解决方案的兼容性
XC17128E / EL ， XC17256E / EL ， XC1701和XC1700L
系列支持快速配置
低功耗CMOS浮栅工艺
XC1700E系列提供5V和3.3V版本
XC1700L系列在3.3V仅
可在紧凑的塑料封装： 8引脚SOIC ，
8引脚VOIC ， 8引脚PDIP ， 20引脚SOIC ， 20引脚PLCC ，
44引脚PLCC和44引脚VQFP 。
通过领先的程序员编程支持
生产厂家。
利用赛灵思联盟和设计支持
基础系列软件包。
保证20年寿命数据保存
描述
在XC1700系列配置PROM中提供了一个
易于使用，具有成本效益的方法，用于存储大量的Xilinx
FPGA配置比特流。
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。一个简短的访问
之后的时钟上升沿时间，数据出现在PROM
数据输出管脚，其连接到FPGA
IN
引脚。该
FPGA中产生的时钟脉冲的适当数量
完成配置。配置完成后，它会禁用
舞会。当FPGA处于从串行模式下， PROM
而FPGA必须同时时钟由一个输入信号。
多个设备可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
链是相互关联的。所有设备都兼容，
可级联与家庭中的其他成员。
对器件编程，无论是赛灵思联盟或基金
dation系列开发系统编译FPGA
设计文件转换成标准的十六进制格式，然后将其反
ferred大多数商业PROM编程器。
VCC
VPP
GND
复位/
OE
or
OE /
RESET
CE
首席执行官
CLK
地址计数器
TC
EPROM
CELL
矩阵
产量
OE
数据
DS027_01_021500
图1：
简化框图（不显示编程电路）
2000 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS027 （ V3.1 ） 2000年7月5日
产品speci fi cation
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1
XC1700E和XC1700L系列配置PROM
R
引脚说明
数据
数据输出处于高阻抗状态时， CE或
OE无效。在编程过程中， DATA引脚为I / O。
注意，参考可以编程为高有效或
低电平有效。
V
PP
编程电压。上述规定的无过冲
最大电压允许在该引脚。对于正常的读操作
ATION ，该引脚必须连接到V
CC
。如果不这样做
可能会导致不可预测的，与温度相关的操作
化和电路调试严重的问题。不要离开
V
PP
浮动！
CLK
在CLK输入的每个上升沿递增内部
地址计数器，如果两个CE和OE是活动的。
V
CC
和GND
正电源和接地引脚。
PROM引脚分配
RESET / OE
当高，这种输入保存地址计数器复位，
使在高阻抗状态下的数据输出。该polar-
该输入引脚的性是可编程的或者RESET / OE或
OE / RESET 。为了避免混淆，本文介绍
该引脚为RESET / OE ，虽然极性相反的是POS-
sible在所有设备上。当RESET处于激活状态时，地址
计数器保持在"0" ，并把数据输出的
高阻抗状态。这个输入信号的极性是编程
梅布尔。默认设置为高电平有效复位，但首选
选择低有效复位，因为它可以通过驱动
FPGA的INIT引脚。
该引脚的极性被控制在编程接口
脸上。该输入引脚使用Xilinx容易倒
HW- 130编程器。第三方程序员附带不同
耳鼻喉科的方法来反转该引脚。
8-pin
PDIP
SOIC 20引脚
VOIC SOIC
1
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3
4
5
6
7
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1
3
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20
20-pin
PLCC
2
4
6
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20
44-pin
VQFP
40
43
13
15
18, 41
21
35
38
44-pin
PLCC
2
5
19
21
24, 3
27
41
44
引脚名称
数据
CLK
RESET / OE
（ OE / RESET ）
CE
GND
首席执行官
V
PP
V
CC
CE
高电平时，此引脚禁止内部地址计数器，
使在高阻抗状态下的数据输出，并强制
该器件进入低我
CC
待机模式。
容量
器件
XC1704L
XC1702L
XC1701/L
XC17512L
XC1736E
XC1765E/EL
XC17128E/EL
XC17256E/EL
CON组fi guration位
4,194,304
2,097,152
1,048,576
524,288
36,288
65,536
131,072
262,144
首席执行官
芯片使能输出，连接到的所述的CE输入
在菊花链下一个PROM 。该输出为低电平时，
CE和OE输入都主动和内部地址
计数器已经增加超过其终端数
（ TC ）值。换句话说： PROM时已读出，
CEO将遵循CE只要OE处于活动状态。当OE变
不活跃， CEO居高不下，直到PROM复位。注意
OE可以被编程为高有效或
低。
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产品speci fi cation
R
XC1700E和XC1700L系列配置PROM
CON组fi guration
位
106,288
165,488
237,744
559,232
781,248
1,041,128
1,335,872
1,751,840
2,546,080
3,608,000
4,715,648
6,127,776
630,048
863,840
1,442,106
1,875,648
2,693,440
3,340,400
3,961,632
6,519,648
6,587,520
8,308,992
10,159,648
12,922,336
16,283,712
Xilinx FPGA和PROM的兼容
设备
XC4003E
XC4005E
XC4006E
XC4008E
XC4010E
XC4013E
XC4020E
XC4025E
XC4002XL
XC4005XL
XC4010XL
XC4013XL/XLA
XC4020XL/XLA
XC4028XL/XLA
XC4028EX
XC4036EX/XL/XLA
XC4036EX
XC4044XL/XLA
XC4052XL/XLA
XC4062XL/XLA
XC4085XL/XLA
XC40110XV
XC40150XV
XC40200XV
XC40250XV
XC5202
XC5204
CON组fi guration
位
53,984
95,008
119,840
147,552
178,144
247,968
329,312
422,176
61,100
151,960
283,424
393,632
521,880
668,184
668,184
832,528
832,528
1,014,928
1,215,368
1,433,864
1,924,992
2,686,136
3,373,448
4,551,056
5,433,888
42,416
70,704
设备
舞会
XC17128E
(1)
XC17128E
XC17128E
XC17256E
XC17256E
XC17256E
XC1701
XC1701
XC17128EL
(1)
XC17256EL
XC17512L
XC17512L
XC17512L
XC1701L
XC1701
XC1701L
XC1701
XC1701L
XC1702L
XC1702L
XC1702L
XC1704L
XC1704L
XC1704L +
XC17512L
XC1704L+
XC1702L
XC1765E
XC17128E
XCV1000
XCV50E
XCV100E
XCV200E
XCV300E
XCV400E
XCV405E
XCV600E
XCV812E
XCV1000E
XCV1600E
XCV2000E
XCV2600E
XCV3200E
XC5206
XC5210
XC5215
XCV50
XCV100
XCV150
XCV200
XCV300
XCV400
XCV600
XCV800
舞会
XC17128E
XC17256E
XC17256E
XC1701L
XC1701L
XC1701L
XC1702L
XC1702L
XC1704L
XC1704L
XC1704L +
XC1701L
XC1704L +
XC1702L
XC1701L
XC1701L
XC1702L
XC1702L
XC1704L
XC1704L
XC1704L
2 XC1704L的
2 XC1704L的
2 XC1704L的
3 XC1704L的
4 XC1704L的
4 XC1704L的
注意事项：
1.建议PROM是由兼容的确定
赛灵思FPGA CCLK高配置的频率。
使用默认缓慢配置频率设计
（ CCLK ）可以使用XC1765E或XC1765EL的注意
FPGA器件。
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3
XC1700E和XC1700L系列配置PROM
R
PROM的控制
连接FPGA器件的PROM 。
的PROM的（多个）的数据输出（多个）驱动
D
IN
领先的FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入（S ）
的PROM （多个） 。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
在RESET /所有的PROM的OE输入由最好的驱动
领先的FPGA器件的INIT输出。这
连接确保了PROM的地址计数器是
任何复位（重）配置开始前，甚至
当用V发起一个重新配置
CC
毛刺。
其他的方法，比如从最不发达国家推动RESET / OE
或系统复位，假设内部PROM
上电复位总是在步骤与FPGA的
内部上电复位。这可能不是一个安全
假设。
PROM的CE输入可以来自最不发达国家的驱动
或DONE引脚。用最不发达国家避免了潜在的争
在D
IN
引脚。
引线的CE输入（或唯一） PROM是由驱动
DONE输出领先的FPGA器件，提供
做完不会永久接地。否则，
LDC可以用来驱动CE，但随后必须是
用户操作期间无条件地高。 CE可以
也可以永久地绑低，但这种保存数据
输出活跃，导致了不必要的电源
电流10 mA（最大值）的。
读取顺序，通过内部地址和位访问
这是对每一个有效的上升沿递增计数器
的CCLK 。
如果用户可编程的，双函数D
IN
引脚上的
FPGA中只用于配置，它仍必须在一保持
在正常操作期间定义的水平。赛灵思FPGA
家庭照顾这自动与片上
默认的上拉电阻。
对FPGA进行编程设有专柜
持平于完成时
当多个FPGA的配置为单个FPGA是
存储在PROM的OE引脚应与低。上
电时，内部地址计数器复位和反对
成形开始与存储在存储器中的第一程序。
由于OE引脚保持低电平时，地址计数器离开
配置完成后，不变的是完整的。因此，为了
重新编程的FPGA与另一个程序时， DONE线
被拉到低和结构开始于最后的值
地址计数器。
如果用户在FPGA中采用这种复位方法失败
配置过程。该FPGA中止配置
然后重新启动一个新的配置，如预期的，但
PROM不重置其地址计数器，因为它从来没有
只见一个高层次上的OE输入。新的配置，
因此，读出在存储器PROM和间中的剩余数据
prets它作为序言，长度计等。由于FPGA是
主人，它会发出CCLK脉冲的必要数量，
高达1600万（ 2
24
）和DONE变高。然而，该
FPGA的配置将是完全错误的，有潜力
里面的FPGA和它的输出引脚争论。这
方法必须，因此，绝对不能在有任何使用
外部复位的配置过程中的机会。
FPGA主串行模式总结
可配置逻辑块的I / O和逻辑功能
（ CLB）和其相关的互连建立
通过配置程序。该程序被加载或者
在上电时自动，或命令，视
在三个FPGA的模式引脚的状态。在主串
模式下，FPGA自动加载的配置亲
从外部存储器克。赛灵思的PROM有
被设计为与主串兼容性
模式。
在上电时或重新配置，一个FPGA进入
主串行模式，只要三个在FPGA
模式选择引脚为低（ M 0 = 0 ，M 1 = 0 ， M 2 = 0）。数据
从PROM中顺序地在单个数据线读取。同步
chronization由临时的上升沿提供
CCLK信号，这是在配置过程中产生的。
主串行模式提供了一个简单的接口配置
脸上。只有一条串行数据线和两条控制线都
需要配置一个FPGA 。从PROM数据
级联配置PROM
对于配置为菊花链多个FPGA ，或为
未来的FPGA需要更大的配置存储器，磁带式
caded PROM中提供了额外的内存。之后的最后一位
从第一PROM中被读取时，在下一个时钟信号输出到
PROM声称其CEO产量低，并禁止其数据
线。第二PROM认识到低级别上的CE
输入及启用其数据输出。看
图2中。
配置完成后，所有的地址计数器后
如果FPGA RESET引脚变为级联PROM的复位
低，假设PROM复位极性选项已
反转。
重新编程的FPGA与另一个程序时， DONE
线变低，配置开始的地址
计数器已经停止。在这种情况下，避免争用
数据和配置的I / O使用的D之间
IN
.
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R
XC1700E和XC1700L系列配置PROM
V
CC
D
OUT
可选
菊花链式
用的FPGA
不同
CON连接gurations
可选
奴隶的FPGA
具有相同
CON连接gurations
V
CC
FPGA
模式*
3.3V
4.7K
V
CC
D
IN
RESET
RESET
CCLK
DONE
INIT
*对于模式的引脚连接，
请参考相应的FPGA数据手册。
V
PP
数据
数据
CLK
CE
OE /复位
舞会
首席执行官
CLK
CE
级联
串行
内存
OE /复位
（低将地址指针复位）
CCLK
（输出）
D
IN
D
OUT
（输出）
DS027_02_060100
图2：
掌握串行模式。
一次性可编程PROM支持自动加载的构造程序。
多台设备可级联，以支持其他的FPGA。早期DONE抑制PROM数据输出1 CCLK
周期FPGA的I / O之前生效。
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R
＆ LT ;
B
L
XC1700E ， XC1700EL和XC1700L
系列配置PROM
产品speci fi cation
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8
特点
一次性可编程（OTP）的只读存储器
用来存储赛灵思的配置比特流
FPGA的
简单的界面，在FPGA ;只需要一个用户
I / O引脚
级联存储较长或多个比特流
可编程复位极性（高有效或
低）与不同的FPGA解决方案的兼容性
XC17128E / EL ， XC17256E / EL ， XC1701和XC1700L
系列支持快速配置
低功耗CMOS浮栅工艺
XC1700E系列提供5V和3.3V版本
XC1700L系列在3.3V仅
可在紧凑的塑料封装： 8引脚SOIC ，8
脚VOIC ， 8引脚PDIP ， 20引脚SOIC ， 20引脚PLCC ， 44-
引脚PLCC和44引脚VQFP
通过领先的程序员编程支持
制造商
利用赛灵思联盟和设计支持
FOUNDATION软件包
保证20年寿命数据保存
无铅（无铅）封装可供选择
描述
在XC1700系列配置PROM中提供了一个
易于使用，具有成本效益的方法，用于存储大量的Xilinx
FPGA配置比特流。看
图1
一
简化框图。
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。一个简短的访问
之后的时钟上升沿时间，数据出现在PROM
数据输出管脚，其连接到FPGA
IN
引脚。该
FPGA中产生的时钟脉冲的适当数量
完成配置。配置完成后，它会禁用
舞会。当FPGA处于从串行模式下， PROM
而FPGA必须同时时钟由一个输入信号。
多个设备可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
链是相互关联的。所有设备都兼容，
可级联与家庭中的其他成员。
对器件编程，无论是赛灵思联盟或
基础软件编译FPGA设计文件转换成
标准六角格式，然后将其转移到最
商业PROM编程器。
X -参考目标 - 图1
VCC
VPP
GND
复位/
OE
or
OE /
RESET
CE
首席执行官
CLK
地址计数器
TC
EPROM
CELL
矩阵
产量
OE
数据
DS027_01_021500
图1：
简化框图（不显示编程电路）
1998-2008 Xilinx公司XILINX ， Xilinx标，的Virtex ，斯巴达， ISE和其他指定的品牌包括在本文中是赛灵思在美国商标和
其他国家。所有其他商标均为其各自所有者的财产。
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1
R
XC1700E ， XC1700EL和XC1700L系列配置PROM
引脚说明
数据
数据输出处于高阻抗状态时， CE或
OE无效。在编程过程中， DATA引脚为I / O。
注意，参考可以编程为高有效或
低电平有效。
操作时，该引脚必须连接到V
CC
。否则，
这样可能会导致不可预测的，与温度有关
操作和在电路调试严重的问题。别
离开V
PP
浮动！
V
CC
和GND
正电源和接地引脚。
CLK
在CLK输入的每个上升沿递增内部
地址计数器，如果两个CE和OE是活动的。
PROM引脚分配
未列出的引脚"no connects."
＆ QUOT ;
RESET / OE
当高，这种输入保存地址计数器复位，
使在高阻抗状态下的数据输出。该
该输入引脚的极性是可编程的，因为无论是
RESET / OE或OE / RESET 。为了避免混淆，
文档介绍的引脚RESET / OE ，虽然
相反的极性可以在所有设备上。当复位
活动状态时，地址计数器被保持在"0" ，并将该数据
输出处于高阻抗状态。这个输入信号的极性
是可编程的。默认设置为高电平有效复位，但
最好的选择是低电平有效复位，因为它可以
由FPGA的INIT引脚驱动。
该引脚的极性被控制在编程
界面。该输入引脚使用Xilinx容易倒
HW- 130编程器。第三方程序员
不同的方法来反转该引脚。
引脚名称
8-pin
PDIP
(PD8/
PDG8)
SOIC
(SO8/
SOG8)
VOIC
(VO8/
VOG8)
1
2
3
4
5
6
7
8
20-pin
SOIC
(SO20)
20-pin
PLCC
(PC20/
PCG20)
44-pin
VQFP
(VQ44)
44-pin
PLCC
(PC44)
数据
CLK
RESET / OE
（ OE / RESET ）
CE
GND
首席执行官
1
3
8
10
11
13
18
20
2
4
6
8
10
14
17
20
40
43
13
15
18, 41
21
35
38
2
5
19
21
24, 3
27
41
44
CE
高电平时，此引脚禁止内部地址计数器，
使在高阻抗状态下的数据输出，并强制
该器件进入低我
CC
待机模式。
V
PP
V
CC
容量
器件
XC1704L
XC1702L
XC1701/L
XC17512L
XC1736E
XC1765E/EL
XC17128E/EL
XC17256E/EL
首席执行官
芯片使能输出，以连接到下一个的CE输入
PROM菊花链。该输出为低电平时， CE和
OE输入都主动和内部地址计数器
已经增加超出其终端数（ TC）值。
换句话说：当PROM已阅读， CEO如下
CE只要OE是活动的。当OE变为无效， CEO
保持高电平，直到PROM复位。需要注意的是OE可
可编程为高有效或低有效。
CON组fi guration位
4,194,304
2,097,152
1,048,576
524,288
36,288
65,536
131,072
262,144
V
PP
编程电压。上述规定的无过冲
最大电压允许在该引脚。对于正常的读
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R
XC1700E ， XC1700EL和XC1700L系列配置PROM
引脚图
NC
CLK
NC
GND
DATA(D0)
NC
VCC
NC
NC
CLK
NC
GND
DATA(D0)
NC
VCC
NC
39
38
37
36
35
34
33
32
31
30
29
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
VPP
NC
6
5
4
3
2
1
44
43
42
41
40
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
7
8
9
10
11
12
13
14
15
16
17
44
43
42
41
40
39
38
37
36
35
34
VPP
NC
NC
NC
PC44
顶视图
18
19
20
21
22
23
24
25
26
27
28
1
2
3
4
5
6
7
8
9
10
11
VQ44
顶视图
33
32
31
30
29
28
27
26
25
24
23
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
RESET / OE
NC
CE
NC
NC
GND
NC
NC
首席执行官
NC
DS027_05_090602
NC
RESET / OE
NC
CE
NC
NC
GND
NC
NC
首席执行官
NC
DATA(D0)
NC
CLK
NC
NC
NC
NC
OE /复位
NC
CE
1
2
3
4
5
6
7
8
9
10
12
13
14
15
16
17
18
19
20
21
22
DS027_07_090602
DATA(D0)
CLK
OE /复位
CE
1
2
3
4
8
PD8/PDG8
7
VO8/VOG8
SO8/SOG8
6
VCC
VPP
首席执行官
GND
DS027_06_060705
顶部
意见
5
SO20
顶部
意见
20
19
18
17
16
15
14
13
12
11
VCC
NC
VPP
NC
NC
NC
NC
首席执行官
NC
GND
DS027_08_110102
NC
GND
NC
NC
NC
9
10
11
12
13
CLK
NC
OE /复位
NC
CE
18
4
5 PC20 / PCG2017
6
顶部
意见
16
15
7
14
8
3
2
1
20
19
NC
DATA(D0)
NC
VCC
NC
NC
VPP
NC
NC
首席执行官
DS027_09_060705
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R
XC1700E ， XC1700EL和XC1700L系列配置PROM
Xilinx FPGA和PROM的兼容
设备
XC4003E
XC4005E
XC4006E
XC4008E
XC4010E
XC4013E
XC4020E
XC4025E
XC4002XL
XC4005XL
XC4010XL
XC4013XL/XLA
XC4020XL/XLA
XC4028XL/XLA
XC4028EX
XC4036EX/XL/XLA
XC4036EX
XC4044XL/XLA
XC4052XL/XLA
XC4062XL/XLA
XC4085XL/XLA
XC40110XV
XC40150XV
XC40200XV
XC40250XV
XC5202
XC5204
XC5206
XC5210
XC5215
XCV50
XCV100
XCV150
XCV200
XCV300
XCV400
XCV600
XCV800
XCV1000
CON组fi guration
位
53,984
95,008
119,840
147,552
178,144
247,968
329,312
422,176
61,100
151,960
283,424
393,632
521,880
668,184
668,184
832,528
832,528
1,014,928
1,215,368
1,433,864
1,924,992
2,686,136
3,373,448
4,551,056
5,433,888
42,416
70,704
106,288
165,488
237,744
559,200
781,216
1,040,096
1,335,840
1,751,808
2,546,048
3,607,968
4,715,616
6,127,744
舞会
XC17128E
(1)
XC17128E
XC17128E
XC17256E
XC17256E
XC17256E
XC1701
XC1701
XC17128EL
(1)
XC17256EL
XC17512L
XC17512L
XC17512L
XC1701L
XC1701
XC1701L
XC1701
XC1701L
XC1702L
XC1702L
XC1702L
XC1704L
XC1704L
XC1704L +
XC17512L
XC1704L+
XC1702L
XC1765E
XC17128E
XC17128E
XC17256E
XC17256E
XC1701L
XC1701L
XC1701L
XC1702L
XC1702L
XC1704L
XC1704L
XC1704L +
XC1701L
XC1704L +
XC1702L
1.
设备
XCV50E
XCV100E
XCV200E
XCV300E
XCV400E
XCV405E
XCV600E
XCV812E
XCV1000E
XCV1600E
XCV2000E
XCV2600E
XCV3200E
注意事项：
CON组fi guration
位
630,048
863,840
1,442,016
1,875,648
2,693,440
3,340,400
3,961,632
6,519,648
6,587,520
8,308,992
10,159,648
12,922,336
16,283,712
舞会
XC1701L
XC1701L
XC1702L
XC1702L
XC1704L
XC1704L
XC1704L
2 XC1704L的
2 XC1704L的
2 XC1704L的
3 XC1704L的
4 XC1704L的
4 XC1704L的
建议的PROM通过与相容性测定
赛灵思FPGA CCLK高配置的频率。
使用默认的配置慢频率设计（ CCLK ）
可以使用XC1765E或XC1765EL用于指出FPGA器件。
PROM的控制
连接FPGA器件的PROM ：
的PROM的（多个）的数据输出（多个）驱动
D
IN
领先的FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入（S ）
的PROM （多个） 。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
在RESET /所有的PROM的OE输入由最好的驱动
领先的FPGA器件的INIT输出。这
连接确保了PROM的地址计数器是
任何复位（重）配置开始前，甚至
当用V发起一个重新配置
CC
毛刺。
其他的方法，比如从最不发达国家推动RESET / OE
或系统复位，假设PROM内部加电
上电复位总是在步骤与FPGA的内部
上电复位。这可能不是一个安全的假设。
PROM的CE输入可以来自最不发达国家的驱动
或DONE引脚。用最不发达国家避免了潜在的争
在D
IN
引脚。
引线的CE输入（或唯一） PROM是由驱动
DONE输出领先的FPGA器件，提供
做完不会永久接地。否则，
LDC可以用来驱动CE，但随后必须是
用户操作期间无条件地高。 CE可以
也可以永久地绑低，但这种保存数据
输出活跃，导致了不必要的电源
电流10 mA（最大值）的。
DS027 （ V3.5 ） 2008年6月25日
产品speci fi cation
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4
R
XC1700E ， XC1700EL和XC1700L系列配置PROM
PROM不重置其地址计数器，因为它从来没有
只见一个高层次上的OE输入。新的配置，
因此，读出的剩余数据中的PROM和
其解释为前导，长度计数等。由于FPGA
是的主人，它会发出CCLK的必要数量
脉冲，高达1600万（ 2
24
）和DONE变高。
然而， FPGA配置则是完全错误的，
与内部的FPGA和在其输出端电位争论
销。这种方法，因此必须从未被使用时
有外部复位时CON组fi guration任何机会。
FPGA主串行模式总结
可配置逻辑块的I / O和逻辑功能
（ CLB）和其相关的互连建立
通过配置程序。该程序被加载或者
自动接通电源后，或在命令，视
三FPGA模式引脚的状态。在主串
模式下，FPGA自动加载的配置
程序从外部存储器。赛灵思的PROM有
被设计为与主串行模式的兼容性。
在上电时或重新配置，一个FPGA进入
掌握串行模式时所有三个FPGA的模式 -
选择引脚是低（ M 0 = 0 ，M 1 = 0 ， M 2 = 0）。数据从读
PROM的顺序对一个单一的数据线。同步
由临时信号的CCLK的上升沿提供
其配置过程中产生。
主串行模式提供了一个简单的配置界面。
只有一条串行数据线和两条控制线都需要
配置FPGA 。从PROM中的数据被顺序地读出，
通过内部地址和位计数器这是访问
增加对CCLK的每个有效上升沿。
如果用户可编程的，双函数D
IN
引脚上的
FPGA中只用于配置，它仍必须在一保持
在正常操作期间定义的水平。赛灵思FPGA
家庭照顾这自动与片上
默认的上拉电阻。
级联配置PROM
对于配置为菊花链多个FPGA ，或为
未来的FPGA需要更大的内存配置，
级联的PROM提供了额外的内存。在最后
从第一PROM的位被读出时，下一个时钟信号输出到
PROM声称其CEO产量低，并禁止其数据
线。第二PROM认识到低级别上的CE
输入及启用其数据输出。看
图2中，第6页。
配置完成后，地址计数器后
如果FPGA RESET引脚的所有级联的PROM被重置
变低，假设PROM复位极性选项
被反转。
重新编程的FPGA与另一个程序时， DONE
线变低，配置开始的地址
计数器已经停止。在这种情况下，避免争用
数据和配置的I / O使用的D之间
IN
.
对FPGA进行编程设有专柜
持平于完成时
当多个FPGA的配置为单个FPGA是
存储在PROM的OE引脚应与低。上
电时，内部地址计数器被重置并
配置开始与存储在所述第一程序
内存。由于OE引脚保持低电平，地址
计数器保持不变后，配置完成。
因此，重新编程的FPGA与另一个程序，
在DONE线被拉低，配置开始在
地址计数器的最后一个值。
如果用户在FPGA中采用这种复位方法失败
配置过程。该FPGA中止配置
然后重新启动一个新的配置，如预期的，但
表1：
真值表的XC1700控制输入
控制输入
RESET
待用
活跃
待用
活跃
注意事项：
1.
2.
3.
在XC1700 RESET输入具有可编程的极性。
TC =终端数=最高地址值。 TC + 1 = 0地址。
提取数据引脚到GND或V
CC
为满足我
CCS
待机电流。
待机模式
该PROM进入低功耗待机模式，只要CE
被置为高电平。输出保持在高阻抗
国家无论OE输入的状态。
程序设计
该设备可以在提供程序员进行编程
赛灵思公司或合格的第三方供应商。必须将用户
确保适当的编程算法和
编程器软件的最新版本中使用。该
错误的选择，可能会永久性损坏设备。
CE
低
低
高
高
内部地址
如果地址< TC
(1)
：增量
如果地址> TC
(2)
：不改
保持复位
不改变
保持复位
输出
数据
活跃
高-Z
高-Z
高-Z
(3)
高-Z
(3)
首席执行官
高
低
高
高
高
I
CC
活跃
减少
活跃
待机
待机
DS027 （ V3.5 ） 2008年6月25日
产品speci fi cation
www.xilinx.com
5
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