这X84161 / 129分之641设备已收购
IC MICROSYSTEMS从Xicor公司，公司
ICmic
TM
IC MICROSYSTEMS
16K/64K/128K
X84161/641/129
→港口
保护EEPROM
描述
MPS
TM
EEPROM
特点
高达10MHz的数据传输速率
25ns的读取时间
直接连接微处理器和
微控制器
-Eliminates I / O端口要求
-No界面胶合逻辑要求
-Eliminates需要并行到串行转换器
低功耗CMOS
-1.8V - 3.6V ， 2.5V ， 5.5V和5V
±10%
版本
-Standby低于1μA的电流更小
-active电流小于1mA
字节或页写有能力
-32字节页写模式
典型的非易失性写周期时间： 2ms的
高可靠性
-100,000耐力周期
-Guaranteed数据保存：100年
该
→港口
节电器回忆无需串行端口或特殊
硬件和连接到所述处理器的存储器总线。
更换单字节宽数据存储器中，
→港口
节电器用途
单字节宽，存储器控制功能，利用了一小部分
该电路板空间并消耗更少的功率。
更换串行存储器中，
→港口
节电器提供所有
串行好处，如低成本，低功耗，低电压，
和小封装尺寸，同时释放I / O进行
更重要的用途
.
该
→港口
一个25ns的范围内保护内存数据输出
有源读出信号。这是小于所读取的访问时间
大多数主机和提供“无等待状态”的操作。这
防止总线上的瓶颈。随着利率10
MHz时，
→港口
节电器提供数据的速度比所要求的
大多数主机读周期规格。这消除
需要软件的NOP 。
该
→港口
保护程序存储器通过一条线路的通信
使用标准总线的一个序列中的数据总线读和
写操作。这个“位串”接口允许
→港口
保护程序，在8位工作良好， 16位， 32位和64位
系统。
一个写保护（ WP ）引脚防止意外写入
内存。
Xicor公司的EEPROM的设计和测试用于
应用程序需要延长的续航能力。固有的数据
保持大于100年。
框图
系统连接
P
C
DSP
ASIC
RISC
端口
保存
P0/CS
P1/CLK
P2/DI
内部框图
MPS
WP
H.V. GENERATION
定时控制&
A15
A0
D7
CE
I / O
命令
解码
D0
OE
WE
OE
WE
和
控制
X
DEC
EEPROM
ARRAY
16K ×8
8K ×8
2K ×8
逻辑
P3/DO
解码
数据寄存器
7008 FRM F02.1
Xicor公司，
公司1994年， 1997Patents
待定7008-1.2 97年8月26日T2 / C0 / D0 SH
1
特性如有变更，恕不另行通知
X84161/641/129
设备操作
该X84161 / 129分之641是串行的EEPROM的设计
直接与大多数微处理器总线接口。标
准CE， OE和WE信号控制读写
操作，以及一个单个升/ O线，用于发送和
接收数据和命令串联。
数据时序
在L / O线上的数据输入锁存的上升沿
无论是WE或CE ，以先到为准科幻RST 。在数据输出
在L / O线，只要是活跃既OE和CE低。
应注意，以确保我们和OE是
永远都为低，而CE为低电平。
阅读顺序
读序列由发送一个16位地址
随后数据读出串联。的地址是
书面发出16个独立的写周期（ WE和CE
低，OE为高电平） ，而无需与读周期的部分
在写周期。该地址被连续地送出，最显Fi的
着有点科幻首先，在I / O线。需要注意的是，这种序列是
完全静态的，没有特别的时间限制，亲
处理器可以自由地在总线上执行其它任务而当时─
以往的设备CE引脚为高电平。一旦16个地址
位被发送，一个字节的数据可以通过读取在I / O线上
发卡8个独立的读周期（ OE和CE较低，我们
HIGH ） 。在这一点，写“1”将终止读
序列，并进入低功耗待机状态，其它 -
聪明的设备将进一步等待读取顺序
阅读模式。
顺序读取
字节地址自动递增到
每个数据字节后下一个较高地址被读出。该
在接下来的地址存储在存储器中的数据可以是
通过继续发出读周期依次读出。
当阵列中的最高地址为止，该
地址计数器翻转到地址$ 0000阅读
可以继续不知疲倦网络奈特雷。
复位过程
复位序列复位装置，并设置一个跨
最终写使能锁存器。复位序列可以随时发送
任何时间通过执行一个读出/写入“ 0”/读操作
（参见图1和图2）。这打破了多个读写
这通常是用来进行读操作周期序列或
写入部分。复位序列可以在任何可以使用
时间中断或结束连续读或页面加载。
只要写“0”周期完成时，部分是
复位（除非非易失性写周期正在进行中） 。该
第二读周期在该序列中，和任何进一步读
次，将读取一个高高的L / O引脚，直到一个有效的读
序列（包括地址）发出。该
必须在两者的开始发出复位序列
读写顺序，以确保该设备启动
这些操作正常。
图1.读序列
CE
OE
WE
I / O （ IN）
"0"
A15 A14 A13 A12 A11 A10 A9 A8
A7 A6 A5 A4 A3 A2
A1 A0
I / O （输出）
RESET
当访问： X84161数组： A15 - A11 = 0
X84641数组： A15 - A13 = 0
X84129数组： A15 - A14 = 0
D7 D6 D5 D4 D3 D2 D1 D0
加载地址
读数据
7008 FRM F04.1
3
X84161/641/129
图2 ：写序列
CE
OE
WE
I / O （ IN）
"0"
A15 A14 A13 A12 A11 A10 A9 A8
A7 A6 A5 A4 A3 A2 A1 A0
D7 D6 D5 D4 D3 D2 D1 D0
"1"
"0"
I / O （输出）
RESET
当访问：
X84161数组： A15 - A11 = 0
X84641数组： A15 - A13 = 0
X84129数组： A15 - A14 = 0
加载地址
LOAD DATA
开始
非易失性
写
7008 FRM F05.1
写序
一种非易失性写入序列由发送一个复位
序列，一个16位的地址，最多32个字节的数据，并
那么一个特殊的“启动非易失性写周期”命令
序列。
复位序列发网络连接第一个（如在所描述的
复位序列部分）设置一个内部写使能
锁存器。该地址是由发卡16串行写入
单独的写周期（ WE和CE为低， OE高）到
没有任何部分读取写入之间的周期。该
地址串行发送，最显着的一点科幻首先，在
L / O引脚。最多32个字节的数据被写入通过发出一个
多8个写周期。再次，没有读出周期是
写操作之间允许的。
非易失性写周期发出一个特殊发起
读/写“1”/读序列。该网络第一个读周期结束
页面加载，然后写“1 ”，后面的读取启动
非易失性写周期。该设备可识别32
字节的页面（例如，开始在地址XXXXXX00000
为X84161 ） 。
当将数据发送到所述部分，试图超过
页面上的地址将导致地址
反“包装，围绕”上的的第一个网络地址
页，数据加载可以继续。为此原因，
发送256个以上连续的数据位将导致
覆盖以前的数据。
非易失性写周期，如果部分或低能不会启动
完整的写序列发出。内部写使能
锁存器复位时，非易失性写周期的COM
完成并且一个无效的写操作后，以防止意外
写道。注意，该序列是完全静态的，没有spe-
CIAL时间限制。该处理器可以自由地执行
每当芯片使能引脚总线上的其他任务（ CE）
为高。
非易失性写状态
的非易失性写周期中的状态可以被确定
在任何时候，只需读取L / O引脚的状态
该设备。该引脚读时OE和CE是LOW
和WE为高电平。在非易失性写周期第l / O
销为低。当非易失性写周期完成时，
在L / O引脚变为高电平。复位序列，也可以是
在一个非易失性写周期具有相同发行
结果： I / O是低电平，只要非易失性写周期是
在进步，和L / O为高非易失性写的时候
周期就完成了。
4
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