怀特电子设计
WV3EG32M64ETSU-D3
高级*
256MB - 32Mx64 DDR SDRAM UNBUFFERED
特点
双倍数据速率架构
PC2700 @ CL 2.5
双向数据选通（ DQS）
差分时钟输入（ CK & CK ＃ ）
可编程只读延迟2,2.5 （时钟）
可编程的突发长度（ 2,4,8 ）
可编程突发类型（顺序&交错）
边沿对齐的数据输出，中心对齐的数据输入。
汽车和自刷新（ 8K / 64ms的刷新）
串行存在检测与EEPROM
电源：
V
CC
= V
CCQ
= +2.5V ±0.2V
184针DIMM封装
D3 PCB高度： 28.58毫米（ 1.125" ）
注：可用性咨询工厂：
符合RoHS标准的产品
供应商源控制选项
工业温度选项
*本产品正在开发中，是不是对外贸易资质网络编辑或特点，并须
更改或取消，恕不另行通知。
描述
该WV3EG32M64ETSU是32Mx64双倍数据速率
基于256Mb的DDR SDRAM SDRAM内存模块
组件。该模块由8 32Mx8 DDR
在66引脚TSOP封装的SDRAM安装在一个184
脚基。
同步设计允许与精确的周期控制
使用系统时钟。数据I / O事务是可能的
两边缘和突发长度允许在同一个设备要
对于各种高带宽是有用的，高性能
存储器系统的应用程序。
工作频率
DDR333 @ CL = 2.5
时钟速度
CL -T
RCD
-t
RP
166MHz
2.5-3-3
2005年7月
第0版
1
怀特电子设计公司 （ 602 ） 437-1520 www.wedc.com
怀特电子设计
WV3EG32M64ETSU-D3
先进
引脚配置
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
符号
V
REF
DQ0
V
SS
DQ1
DQS0
DQ2
V
CC
DQ3
NC
NC
V
SS
DQ8
DQ9
DQS1
V
CCQ
CK1
CK1#
V
SS
DQ10
DQ11
CKE0
V
CCQ
DQ16
DQ17
DQS2
V
SS
A9
DQ18
A7
V
CCQ
DQ19
A5
DQ24
V
SS
DQ25
DQS3
A4
V
CC
DQ26
DQ27
A2
V
SS
A1
NC
NC
V
CC
针
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
符号
NC
A0
NC
V
SS
NC
BA1
DQ32
V
CCQ
DQ33
DQS4
DQ34
V
SS
BA0
DQ35
DQ40
V
CCQ
WE＃
DQ41
CAS ＃
V
SS
DQS5
DQ42
DQ43
V
CC
NC
DQ48
DQ49
V
SS
CK2#
CK2
V
CCQ
DQS6
DQ50
DQ51
V
SS
V
赛迪
DQ56
DQ57
V
CC
DQS7
DQ58
DQ59
V
SS
NC
SDA
SCL
针
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
符号
V
SS
DQ4
DQ5
V
CCQ
DM0
DQ6
DQ7
V
SS
NC
NC
NC
V
CCQ
DQ12
DQ13
DM1
V
CC
DQ14
DQ15
NC
V
CCQ
NC
DQ20
A12
V
SS
DQ21
A11
DM2
V
CC
DQ22
A8
DQ23
V
SS
A6
DQ28
DQ29
V
CCQ
DM3
A3
DQ30
V
SS
DQ31
NC
NC
V
CCQ
CK0
CK0#
针
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
符号
V
SS
NC
A10
NC
V
CCQ
NC
V
SS
DQ36
DQ37
V
CC
DM4
DQ38
DQ39
V
SS
DQ44
RAS ＃
DQ45
V
CCQ
CS0#
NC
DM5
V
SS
DQ46
DQ47
NC
V
CCQ
DQ52
DQ53
NC
V
CC
DM6
DQ54
DQ55
V
CCQ
NC
DQ60
DQ61
V
SS
DM7
DQ62
DQ63
V
CCQ
SA0
SA1
SA2
V
CCSPD
A0-A12
BA0-BA1
DQ0-DQ63
DQS0-DQS7
CK0 ， CK1 ， CK2
CK0 ＃ ， ＃ CK1 ， CK2 ＃
CKE0
CS0#
RAS ＃
CAS ＃
WE＃
DM0-DM7
V
CC
V
CCQ
V
SS
V
REF
V
CCSPD
SDA
SCL
SA0-SA2
V
赛迪
NC
引脚名称
地址输入（复用）
银行选择地址
数据输入/输出
数据选通输入/输出
时钟输入
时钟输入
时钟使能输入
片选输入
行地址选通
列地址选通
写使能
数据，在掩模
电源
电源的DQS
地
电源为参考
串行EEPROM电源
串行数据I / O
串行时钟
地址在EEPROM
V
CC
Indenti科幻阳离子标志
无连接
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第0版
2
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WV3EG32M64ETSU-D3
先进
功能框图
CS0#
DQS0
DM0
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS ＃
的DQ
DQS4
DM4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DM5
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS ＃
的DQ
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS ＃
的DQ
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DM6
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS ＃
的DQ
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS ＃
的DQ
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DM7
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS ＃
的DQ
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS ＃
的DQ
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS ＃
的DQ
RAS ＃
CAS ＃
BA0-BA1
WE＃
A0-A12
CKE0
RAS ＃ ： DDR SDRAM的
CAS ＃ ： DDR SDRAM的
BA0 - BA1 ： DDR SDRAM的
WE＃ ： DDR SDRAM的
A0 - A12 ： DDR SDRAM的
CKE0 ： DDR SDRAM的
SCL
WP
A0
SA0
串行PD
SDA
A1
SA1
A2
SA2
*时钟网络布线
DRAM 1
1.5PF
R = 120欧姆
卡
EDGE
DRAM 3
1.5PF
1.5PF
DRAM 5
1.5PF
时钟输入
CK0 ， CK0 ＃
CK1 ， CK1 ＃
CK2 ， CK2 ＃
2 SDRAM的
3 SDRAM的
3 SDRAM的
V
CCSPD
V
CC
/V
CCQ
V
REF
V
SS
SPD
DDR SDRAM的
DDR SDRAM的
DDR SDRAM的
注：所有datalines通过一个22欧姆的串联电阻终止。
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怀特电子设计
WV3EG32M64ETSU-D3
先进
绝对最大额定值
参数
任何引脚相对于V电压
SS
在V电压
CC
供应相对于V
SS
在V电压
CCQ
供应相对于V
SS
储存温度
功耗
短路电流
符号
V
IN
, V
OUT
V
CC
V
CCQ
T
英镑
P
D
I
OS
价值
-0.5到3.6
-1.0到3.6
-0.5到3.6
-55到+150
8
50
单位
V
V
V
°C
W
mA
注：如果“绝对最大额定值”超出可能会造成永久性损坏设备。
功能操作应仅限于推荐工作条件。
暴露于超过推荐的电压高的时间会影响器件的可靠性长时间
0°C
≤
T
A
≤
70℃ ，V
CC
= V
CCQ
= 2.5V ± 0.2V
参数
电源电压（为设备标称V
CC
2.5V的）
I / O电源电压
I / O参考电压
I / O端子电压（系统）
输入逻辑高电压
输入逻辑低电压
输入电压电平， CK和CK ＃输入
输入差分电压， CK和CK ＃输入
输入交叉点电压， CK和CK ＃输入
输入漏电流
输出漏电流
输出高电流（普通strengh驱动程序） ; V
OUT
= V
TT
+ 0.84V
输出高电流（普通strengh驱动程序） ; V
OUT
= V
TT
+ 0.84V
输出高电流（半strengh驱动程序） ; V
OUT
= V
TT
+ 0.84V
输出高电流（半strengh驱动程序） ; V
OUT
= V
TT
+ 0.84V
符号
V
CC
V
CCQ
V
REF
V
TT
V
IH（ DC）的
V
IL （ DC ）
V
IN（直流）
V
的ID （DC）的
V
IX（ DC ）
I
I
I
OZ
I
OH
I
OL
I
OH
I
OL
民
2.3
2.3
V
CCQ
/ 2 -50mV
V
REF
-0.04
V
REF
+0.15
-0.3
-0.3
0.36
1.15
-2
-5
-16.8
16.8
-9
9
最大
2.7
2.7
V
CCQ
/ 2 + 50mV的
V
REF
+0.04
V
CCQ
+0.3
V
REF
-0.15
V
CCQ
+0.3
V
CCQ
+0.6
1.35
2
5
单位
V
V
V
V
V
V
V
V
uA
uA
mA
mA
mA
mA
记
DC特性
1
2
4
4
3
5
注意事项：
1.包括± 25mV的利润率V的直流偏置
REF
，和的总和为50mV余量的所有交流噪声和直流偏移对V
REF
带宽限制到20MHz 。在DRAM必须
容纳V DRAM的电流尖峰
REF
并连接到V内部DRAM噪音
REF
这两者都可能导致V
REF
噪声。 V
REF
应失配上3NH的电感。
2. V
TT
不直接向设备施加。 V
TT
是预期的系统供给的信号终止电阻器，被设置等于V
REF
的，必须跟踪变化为V的DC电平
REF
.
3. V
ID
是在CK上的输入电平，并在CK＃的输入电平之间的差的量值。
4.这些参数应在实际组件的引脚进行测试，并且可以在任一销或在模拟垫进行检查。交流和直流输入特定网络阳离子相对
到V
REF
包裹已带宽限制为200MHZ 。
5 V的值
IX
预计相当于0.5 * V
CCQ
发送设备的，并且必须跟踪变化的相同的DC电平。
电容
T
A
= 25 ° C，F = 1MHz时， V
CC
= V
CCQ
= 2.5V
参数
输入电容（ A0 - A12 ， BA0 - BA1 ， RAS ＃ ， CAS ＃ ， WE＃ ）
输入电容（ CKE0 ）
输入电容（ CS0 ＃ ）
输入电容（ CLK0 ， CLK1 ， CLK2 ）
输入电容（ DM0 - DM7 ）
数据和DQS输入/输出电容（ DQ0 - DQ63 ）
2005年7月
第0版
4
符号
C
IN1
C
IN2
C
IN3
C
IN4
C
IN5
C
OUT1
民
49
42
42
25
6
6
最大
57
50
50
30
7
7
单位
pF
pF
pF
pF
pF
pF
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怀特电子设计
0°C
≤
T
A
≤
70℃ ，V
CC
= V
CCQ
= 2.5V ± 0.2V
仅包括DDR SDRAM组件
WV3EG32M64ETSU-D3
先进
I
DD
规格和测试条件
参数
经营一家银行主动 -
预充电电流;
经营一家银行主动 -
读预充电电流;
预充电掉电
电流;
预充电待机安静
电流;
预充电待机电流;
主动掉电电流;
当前待机电流;
符号
I
DD0
条件
t
CK
= t
CK
(I
DD
), t
RC
= t
RC
(I
DD
), t
RAS
= t
RAS
MIN （我
DD
） ; CKE为高电平， CS为高电平
有效的命令之间;地址总线输入切换;数据总线输入
是切换
I
OUT
= 0毫安; BL = 4， CL = CL（我
DD
） ，AL = 0;吨
CK
= t
CK
(I
DD
), t
RC
= t
RC
(I
DD
), t
RAS
=
t
RAS
MIN （我
DD
), t
RCD
= t
RCD
(I
DD
） ; CKE为高电平， CS为高电平有效命令的;
地址businputs被切换;数据模式是相同的，因为我
DD4W
所有银行闲置;吨
CK
= t
CK
(I
DD
） ; CKE低;其它的控制和地址总线输入
是稳定的;数据总线输入浮动
所有银行闲置;吨
CK
= t
CK
(I
DD
） ; CKE为高电平， CS为高电平;其它的控制和地址
公交inputsare平稳;数据总线输入浮动
所有银行闲置;吨
CK
= t
CK
(I
DD
） ; CKE为高电平， CS为高电平;其它的控制和地址
总线输入切换;数据总线输入切换
所有银行开放;吨
CK
= t
CK
(I
DD
） ; CKE低;其它的控制和地址总线输入
是稳定的;数据总线输入浮动
所有银行开放;吨
CK
= t
CK
(I
DD
), t
RAS
= t
RAS
MAX（我
DD
), t
RP
= t
RP
(I
DD
） ; CKE为高电平时，
CS - 为高电平有效命令的;其它的控制和地址总线输入是
开关;数据总线输入切换
所有银行开放，连续的突发写入; BL = 4， CL = CL（我
DD
） ，AL = 0;吨
CK
=
t
CK
(I
DD
), t
RAS
= t
RAS
-max （我
DD
), t
RP
= t
RP
(I
DD
） ; CKE为高电平， CS为高电平之间
有效的命令;地址总线输入切换;数据总线输入是
开关
所有银行开放，连续的突发读取，我
OUT
= 0毫安; BL = 4， CL = CL（我
DD
） ， AL
= 0; t
CK
= t
CK
(I
DD
), t
RAS
= t
RAS
MAX（我
DD
), t
RP
= t
RP
(I
DD
） ; CKE为高电平， CS为高电平
有效的命令之间;地址总线输入切换;数据图案是
一样的我
DD4W
t
CK
= t
CK
(I
DD
） ;在每个T刷新命令
RFC
(I
DD
）区间; CKE为高电平， CS
为高电平有效命令的;其它的控制和地址总线输入是
开关;数据总线输入切换
CK和CK在0V ; CKE 0.2V ;其它的控制和地址总线输入是
浮动;数据总线输入浮动
所有银行交错读取，我
OUT
= 0毫安; BL = 4， CL = CL（我
DD
） ， AL = T
RCD
(I
DD
)-
1*t
CK
(I
DD
); t
CK
= t
CK
(I
DD
), t
RC
= t
RC
(I
DD
), t
RRD
= t
RRD
(I
DD
), t
RCD
= 1*t
CK
(I
DD
） ; CKE是
高， CS为高电平有效命令之间;地址总线输入稳定
在取消选择;数据模式是相同的，因为我
DD4R
;请参阅下页
详细的时序条件
DDR333@
CL = 2.5
720
单位
mA
I
DD1
920
mA
I
DD2P
I
DD2Q
I
DD2F
I
DD3P
I
DD3N
24
160
200
280
440
mA
mA
mA
mA
mA
工作突发写入电流;
I
DD4W
1280
mA
工作突发读取电流;
I
DD4R
1280
mA
连拍自动刷新电流;
I
DD5
1360
mA
自刷新电流;
经营银行交织
读取电流;
I
DD6
I
DD7
24
2240
mA
mA
注意：这些特定网络阳离子适用于内置只有三星的组件模块。
2005年7月
第0版
5
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