怀特电子设计
WV3EG128M72EFSR-D3
高级*
1GB - 128Mx72 DDR SDRAM挂号W / PLL ， FBGA
特点
双倍数据速率架构
DDR266和DDR333
JEDEC设计规范网络阳离子
双向数据选通（ DQS）
差分时钟输入（ CK & CK ＃ ）
可编程只读延迟2,2,5 （时钟）
可编程的突发长度（ 2,4,8 ）
可编程突发类型（顺序&交错）
边沿对齐的数据输出，居中对齐数据输入
自动和自刷新
串行存在检测
电源：
V
CC
= V
CCQ
= + 2.5V ± 0.2V （ 100 ， 133和
166MHz)
184针DIMM封装
PCB的高度：
D3 ： 29.97毫米（ 1.18" ）
注：可用性咨询工厂：
无铅产品
供应商源控制选项
工业温度选项
*本产品正在开发中，是不是对外贸易资质网络编辑或特点，并须
更改或取消，恕不另行通知。
描述
该WV3EG128M72EFSR是128Mx72双数据
基于512Mb的DDR SDRAM速度的内存模块
SDRAM部分。该模块由18
在FBGA封装64Mx8 DDR组件安装在
一个184引脚的FR4基板。
同步设计允许与精确的周期控制
使用系统时钟。数据I / O事务是可能的
两边缘和突发Lenths允许在同一设备是
对于各种高带宽是有用的，高性能
存储器系统的应用程序。
工作频率
DDR333 @ CL = 2.5
时钟速度
CL -T
RCD
-t
RP
166MHz
2.5-3-3
DDR266 @ CL = 2
133MHz
2-2-2
DDR266 @ CL = 2.5
133MHz
2.5-3-3
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1
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怀特电子设计
WV3EG128M72EFSR-D3
先进
引脚配置
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
符号
V
REF
DQ0
V
SS
DQ1
DQS0
DQ2
V
CC
DQ3
NC
RESET＃
V
SS
DQ8
DQ9
DQS1
V
CCQ
NC
NC
V
SS
DQ10
DQ11
CKE0
V
CCQ
DQ16
DQ17
DQS2
V
SS
A9
DQ18
A7
V
CCQ
DQ19
A5
DQ24
V
SS
DQ25
DQS3
A4
V
CC
DQ26
DQ27
A2
V
SS
A1
CB0
CB1
V
CC
针
47
48
49
50
51
52
53
54
55
56
57
56
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
符号
DQS8
A0
CB2
V
SS
CB3
BA1
DQ32
V
CCQ
DQ33
DQS4
DQ34
V
SS
BA0
DQ35
DQ40
V
CCQ
WE＃
DQ41
CAS ＃
V
SS
DQS5
DQ42
DQ43
V
CC
NC
DQ48
DQ49
V
SS
NC
NC
V
CCQ
DQS6
DQ50
DQ51
V
SS
V
赛迪
DQ56
DQ57
V
CC
DQS7
DQ58
DQ59
V
SS
NC
SDA
SCL
针
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
符号
V
SS
DQ4
DQ5
V
CCQ
DM0/DQS9
DQ6
DQ7
V
SS
NC
NC
NC
V
CCQ
DQ12
DQ13
DM1/DQS10
V
CC
DQ14
DQ15
CKE1
V
CCQ
NC
DQ20
A12
V
SS
DQ21
A11
DM2/DQS11
V
CC
DQ22
A8
DQ23
V
SS
A6
DQ28
DQ29
V
CCQ
DM3/DQS12
A3
DQ30
V
SS
DQ31
CB4
CB5
V
CCQ
CK0
CK0#
针
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
符号
V
SS
DM8/DQS17
A10
CB6
V
CCQ
CB7
V
SS
DQ36
DQ37
V
CC
DM4/DQS13
DQ38
DQ39
V
SS
DQ44
RAS ＃
DQ45
V
CCQ
CS0#
CS1#
DM5/DQS14
V
SS
DQ46
DQ47
NC
V
CCQ
DQ52
DQ53
NC
V
CC
DM6/DQS15
DQ54
DQ55
V
CCQ
NC
DQ60
DQ61
V
SS
DM7/DQS16
DQ62
DQ63
V
CCQ
SA0
SA1
SA2
V
CCSPD
引脚名称
A0-A12
BA0-BA1
DQ0-DQ63
CB0-CB7
DQS0-DQS8
CK0
CK0#
CKE0 ， CKE1
CS0 ＃ ， CS1 ＃
RAS ＃
CAS ＃
DM0-DM8
WE＃
V
CC
V
CCQ
V
SS
V
REF
V
CCSPD
SDA
SCL
SA0-SA2
V
赛迪
NC
RESET＃
地址输入（复用）
银行选择地址
数据输入/输出
校验位
数据选通输入/输出
时钟输入
时钟输入
时钟使能输入
片选输入
行地址选通
列地址选通
数据掩码
写使能
电源
电源的DQS
地
电源为参考
串行EEPROM电源
串行数据I / O
串行时钟
地址在EEPROM
V
CC
Indenti科幻阳离子标志
无连接
复位使能
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先进
功能框图
RCS0#
DM
I/O7
I/O6
I/O1
I/O0
I/O5
I/O4
I/O3
I/O2
CS ＃ DQS
RCS1#
DQS5
DM5/DQS14
DM
I/O0
I/O1
I/O6
I/O7
I/O2
I/O3
I/O4
I/O5
CS ＃ DQS
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM
I/O7
I/O6
I/O1
I/O0
I/O5
I/O4
I/O3
I/O2
CS ＃ DQS
DM
I/O0
I/O1
I/O6
I/O7
I/O2
I/O3
I/O4
I/O5
CS ＃ DQS
DQS0
DM0/DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DM1/DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
I/O7
I/O6
I/O1
I/O0
I/O5
I/O4
I/O3
I/O2
CS ＃ DQS
DM
I/O0
I/O1
I/O6
I/O7
I/O2
I/O3
I/O4
I/O5
CS ＃ DQS
DQS6
DM6/DQS15
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM
I/O7
I/O6
I/O1
I/O0
I/O5
I/O4
I/O3
I/O2
CS ＃ DQS
DM
I/O0
I/O1
I/O6
I/O7
I/O2
I/O3
I/O4
I/O5
CS ＃ DQS
DQS2
DM2/DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
I/O7
I/O6
I/O1
I/O0
I/O5
I/O4
I/O3
I/O2
CS ＃ DQS
DM
I/O0
I/O1
I/O6
I/O7
I/O2
I/O3
I/O4
I/O5
CS ＃ DQS
DQS7
DM6/DQS16
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM
I/O7
I/O6
I/O1
I/O0
I/O5
I/O4
I/O3
I/O2
CS ＃ DQS
DM
I/O0
I/O1
I/O6
I/O7
I/O2
I/O3
I/O4
I/O5
CS ＃ DQS
DQS3
DM3/DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I/O7
I/O6
I/O1
I/O0
I/O5
I/O4
I/O3
I/O2
CS ＃ DQS
DM
I/O0
I/O1
I/O6
I/O7
I/O2
I/O3
I/O4
I/O5
CS ＃ DQS
DQS8
DM7/DQS17
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I/O7
I/O6
I/O1
I/O0
I/O5
I/O4
I/O3
I/O2
CS ＃ DQS
DM
I/O0
I/O1
I/O6
I/O7
I/O2
I/O3
I/O4
I/O5
CS ＃ DQS
DQS4
DM4/DQS13
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DM
I/O7
I/O6
I/O1
I/O0
I/O5
I/O4
I/O3
I/O2
CS ＃ DQS
DM
I/O0
I/O1
I/O6
I/O7
I/O2
I/O3
I/O4
I/O5
CS ＃ DQS
120
CK0
CK0#
PLL
串行PD
CS0#
CS1#
BA0-BA1
A0-A12
RAS ＃
CAS ＃
CKE0
CKE1
WE＃
PCK
PCK ＃
R
E
G
I
S
T
E
R
RCS0#
RCS1#
RBA0-RBA1
RA0-RA12
RRAS ＃
RCAS ＃
RCKE0
RCKE1
RWE ＃
RESET＃
SCL
WP
BA0 - BA1 ： SDRAM的
A0 - A12 ： SDRAM的
RAS ＃ ： SDRAM的
CAS ＃ ： SDRAM的
CKE ： SDRAM的
CKE ： SDRAM的
WE＃ ： DQRAMs
SDA
A0
A1
A2
SA0 SA1 SA2
DDR SDRAM
DDR SDRAM
DDR SDRAM
DDR SDRAM
DDR SDRAM
DDR SDRAM
DDR SDRAM
DDR SDRAM
DDR SDRAM
寄存器x 2
V
CCSPD
V
CCQ
V
CC
V
REF
V
SS
SPD
DDR SDRAM的
DDR SDRAM的
DDR SDRAM的
DDR SDRAM的
注意：所有的电阻值是22Ω ，除非另有说明。
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怀特电子设计
参数
任何引脚相对于V电压
SS
在V电压
CC
供应相对于V
SS
储存温度
功耗
短路电流
注意：
WV3EG128M72EFSR-D3
先进
绝对最大额定值
符号
V
IN
, V
OUT
V
CC
, V
CCQ
T
英镑
P
D
I
OS
价值
-0.5到3.6
-1.0到3.6
-55到+150
18
50
单位
V
V
°C
W
mA
如果“绝对最大额定值”超出可能会造成永久性损坏设备。
功能操作应仅限于推荐工作条件。
暴露于超过推荐的电压高的时间会影响器件的可靠性长时间
DC特性
0°C
≤
T
A
≤
70℃ ，V
CC
= 2.5V ± 0.2V
符号
V
CC
V
CCQ
V
REF
V
TT
V
IH
（DC）的
V
IL
（DC）的
V
IN
（DC）的
V
ID
（DC）的
V
IX
（DC）的
I
L
I
OZ
I
OH
I
OL
I
OH
I
OL
4.
参数
电源电压（对于设备的额定V
CC
2.5V的）
I / O电源电压
I / O参考电压
I / O终端电压（系统）
输入逻辑高电压
输入逻辑低电压
输入电压电平， CK和CK ＃输入
输入差分电压， CK和CK ＃输入
输入交叉点电压， CK和CK ＃输入
输入漏电流
输出漏电流
输出高电流（普通强度的驱动程序） ; V
OUT
= V
TT
+ 0.84V
输出高电流（普通强度的驱动程序） ; V
OUT
= V
TT
- 0.84V
输出高电流（半强度驱动程序） ; V
OUT
= V
TT
+ 0.45V
输出高电流（半强度驱动程序） ; V
OUT
= V
TT
- 0.45V
注意事项：
1.包括± 25mV的利润率V的直流偏置
REF
和± 50mV的一个总和
保证金为所有交流噪声和DC上的V偏置
REF
带宽限制到20MHz 。该
DRAM必须适应于V DRAM的电流尖峰
REF
和内部DRAM
噪声耦合到V
REF
这两者都可能导致V
REF
噪声。 V
REF
应
解加上≤ 3NH的电感。
2. V
TT
不直接向设备施加。 V
TT
是系统供应信号
端接电阻，预计可设定等于V
REF
，并且必须跟踪变化
V中的DC电平
REF
3. V
ID
是在CK的输入电平与输入之间的差的量值
在CK ＃的水平。
民
2.3
2.3
V
CCQ
/2-50mV
V
REF
-0.04
V
REF
+0.15
-0.3
-0.3
0.3
1.15
-2
-5
-16.8
16.8
-9
9
最大
2.3
2.3
V
CCQ
/2+50mV
V
REF
+0.04
V
CCQ
+0.3
V
REF
-0.15
V
CCQ
+0.3
V
CCQ
+0.6
1.35
2
5
单位
V
V
V
V
V
V
V
V
V
uA
uA
mA
mA
mA
mA
5.
6.
这些参数应在实际成分和5引脚进行测试
在任一销或在模拟垫进行检查。交流和直流输入
特定网络连接的阳离子是相对于V
REF
信封已带宽限制为
200MHZ.
V的值
IX
预计相当于0.5 * V
CCQ
发送装置和绝
跟踪变化的相同的DC电平。
这些charactericteristics服从SSTL - 2的II类标准。
电容
符号
C
IN1
C
IN2
C
IN3
C
IN4
C
IN5
C
IN6
C
IN7
C
OUT
C
OUT
4
T
A
= 25°C 。 F = 1MHz时， V
CC
= 2.5V
参数
输入电容（ A0 - A12 ）
输入电容（ RAS ＃ ， CAS ＃ ， WE＃ ）
输入电容（ CKE0 ， CKE1 ）
输入电容（ CK0 ＃ ， CK0 ）
输入电容（ CS0 ＃ ， CS1 ＃ ）
输入电容（ DQM0 - DQM8 ）
输入电容（ BA0 - BA1 ）
数据输入/输出电容（ DQ0 - DQ63 ）（ DQS）
数据输入/输出电容（ CB0 - CB7 ）
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最大
11
11
11
12
11
15
11
15
15
单位
pF
pF
pF
pF
pF
pF
pF
pF
pF
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WV3EG128M72EFSR-D3
先进
推荐的工作条件下， 0 ℃，
≤
T
A
≤
70℃ ，V
CCQ
= 2.5V ± 0.2V, V
CC
= 2.5V ± 0.2V
仅包括DDR SDRAM组件
DDR333@
CL=2.5
最大
4140
DDR266@
CL=2
最大
4140
DDR266@
CL=2.5
最大
4140
I
DD
规格和测试条件
参数
工作电流
符号
I
DD0
条件
一台设备的银行;主动 - 预充电;吨
RC
=t
RC
（分钟） ;
t
CK
=t
CK
（MIN） ; DQ ， DM和DQS输入一次改变
每个时钟周期;地址和控制输入变化
每隔两个周期。
一台设备的银行;主动读预充电突发= 2 ;
t
RC
=t
RC
（分钟） ;吨
CK
=t
CK
（MIN） ;升
OUT
= 0毫安;地址
控制输入每个时钟周期变化一次。
所有的设备闲置的银行;掉电模式;吨
CK
=t
CK
（分钟） ;
CKE = （低）
CS ＃ =高;所有的设备闲置的银行;吨
CK
=t
CK
（MIN） ; CKE
=高;地址和其它控制输入一次改变
每个时钟周期。 V
IN
= V
REF
针对DQ ， DQS和DM 。
一台设备的银行活动的;掉电模式;吨
CK
（分钟） ;
CKE = （低）
CS ＃ =高; CKE =高;一台设备的银行;主动 -
预充电;吨
RC
=t
RAS
（MAX） ;吨
CK
=t
CK
（MIN） ; DQ ， DM和
DQS输入每个时钟周期改变的两倍;地址
和其他控制输入变化的每个时钟周期一次。
突发= 2;读取;可连拍;一台设备的银行
活跃;地址和控制输入每改变一次
时钟周期;吨
CK
= T
CK
（MIN） ;升
OUT
= 0毫安。
突发= 2;写;可连拍;一台设备的银行
活跃;地址和控制输入每改变一次
时钟周期;吨
CK
=t
CK
（分钟） ; DQ ， DM和DQS输入
每个时钟周期改变一次。
t
RC
= t
RC
（分钟）
CKE
≤
0.2V
四大行交错读取（ BL = 4）自动
预充电与T
RC
=t
RC
（分钟） ;吨
CK
=t
CK
（分钟） ;地址
和控制输入过程中主动阅读或只改变
写命令。
单位
mA
工作电流
I
DD1
4680
4680
4680
mA
预充加电
向下待机电流
空闲待机电流
I
DD2P
I
DD2F
180
1620
180
1620
180
1620
RNA
mA
主动掉电
待机电流
主动待机电流
I
DD3P
I
DD3N
1260
1800
1260
1800
1260
1800
mA
mA
工作电流
I
DD4R
4770
4770
4770
mA
工作电流
I
DD4W
4590
4590
4590
RNA
自动刷新当前
自刷新电流
工作电流
I
DD5
I
DD6
I
DD7A
7020
180
9090
7020
180
9000
7020
180
9000
mA
mA
mA
2005年3月
第0版
5
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