怀特电子设计
WEDPZ512K72V-XBX
512K X 72同步管道突发ZBL SRAM
特点
快速的时钟速度： 150 ， 133和100MHz的
快速访问时间： 3.8ns ， 4.2ns ， 5.0ns和
快速OE ＃访问时间： 3.8ns ， 4.2ns ， 5.0ns和
高性能3-1-1-1接入速率
3.3V ± 5 ％电源
I / O电源电压为3.3V或2.5V
常见的数据输入和数据输出
字节写使能和全局写控制
六个芯片使深度扩展和
地址管道
内部自定时写周期
突发控制引脚（交错或线性爆裂
序）
针对便携式应用自动断电
商用，工业和军用温度
范围
包装：
152 PBGA封装17× 23毫米
描述
该WEDC SyncBurst - SRAM采用高速，
正在使用的制造低功率CMOS设计
先进的CMOS工艺。 WEDC的32Mb的SyncBurst
SRAM的集成两个512K ×36 SSRAMs成一个单一的
BGA封装提供512K X 72 CON组fi guration 。所有
同步输入通过一个控制寄存器
正边沿触发的单时钟输入（CLK） 。该ZBL
或零总线延时内存利用所有带宽
在操作周期的任意组合。地址，数据
输入和输出以外的所有控制信号使能和
线性脉冲串顺序被同步至输入时钟。爆
为了控制必须捆绑“高还是低。 ”异步
输入包括所述睡眠模式启动（ ZZ） 。输出使能
控制在任意给定时刻的输出。写周期
内部自定时发起的上升沿
时钟输入。这个特性消除了复杂的片写
脉冲产生和提供增强的时序灵活性
即将到来的信号。
*产品如有更改，恕不另行通知。
功能框图
512K ×36 SSRAM
A
0-18
BWA ＃
SA
BWA ＃
BWB ＃
BWC ＃
BWD ＃
WE
0#
OE
0#
CLK
CKE ＃
CS1#
CS2#
CS2
ADV
LBO ＃
ZZ
DQPa
DQA
0-7
DQPb
DQB
0-7
DQPc
DQC
0-7
DQPd
DQD
0-7
DQPa
DQA
0-7
DQPb
DQB
0-7
DQPc
DQC
0-7
DQPd
DQD
0-7
好处
节省30 ％的空间相比，相当于
TQFP解决方案
减少了部件数量
24 ％的I / O减少
层压板插最佳匹配TCE
低廓
减少电路板布线层数
适用于喜可靠性的应用
用户CON连接可配置为1M ×36或2M ×18
升级到1M X 72 （联系工厂的可用性）
BWB ＃
BWC ＃
BWD ＃
WE
0#
OE
0#
CLK
0
CKE
0#
CS1
0#
CS2
0#
CS2
0
ADV
0
LBO ＃
ZZ
512K ×36 SSRAM
SA
BWE ＃
世界羽联＃
BWG ＃
BWH ＃
WE1#
OE1#
CLK1#
CKE1#
CS1
1
#
CS2
1
#
CS2
1
ADV1
BWA ＃
BWB ＃
BWC ＃
BWD ＃
WEO ＃
OEO ＃
CLK
CKE
CS1#
CS2#
CS2
ADV
LBO ＃
ZZ
DQPa
DQA
0-7
DQPb
DQB
0-7
DQPc
DQC
0-7
DQPH
DQD
0-7
DQPE
DQE
0-7
DQPF
DQF
0-7
DQPG
DQG
0-7
DQPH
DQH
0-7
2006年2月
启示录7
1
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引脚配置
（ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
–
WEDPZ512K72V-XBX
2
ADV
0
WE
0
#
CS2
0
#
BWB ＃
BWD ＃
CS2
0
DQC
0
DQC
1
A
6
DQF
4
DQF
5
OE
1
#
WE
1
#
CS2
1
#
世界羽联＃
BWH ＃
CS2
1
3
OE
0
#
DQB
7
DQC
2
DQC
3
DQC
4
DQC
5
DQC
7
DQC
6
DQF
2
FQF
3
DQF
6
DQF
7
DQPF
DQF
1
DQF
0
DQG
0
DQG
3
4
DQB
2
DQB
5
DQPc
V
SS
V
CCQ
V
CCQ
V
SS
V
CC
V
SS
V
CC
V
CC
V
SS
V
CCQ
V
SS
DQG
1
DQG
2
DQPG
5
DQB
4
DQB
3
DQPb
V
SS
V
CCQ
V
CCQ
V
CC
V
CC
V
SS
V
CC
V
CC
V
CCQ
V
CCQ
V
SS
DQG
4
DQG
5
DQG
6
6
DQB
6
DQB
0
DQB
1
V
SS
V
CCQ
V
SS
V
CC
V
CC
`
V
SS
V
CC
V
SS
V
CCQ
V
CCQ
V
SS
DQH
1
DQH
0
DQG
7
7
DNU
DQA
7
DQD
7
DQD
6
DQD
5
DQD
4
DQD
3
DQD
2
DQD
1
DQD
0
DQE
6
DQE
7
DQE
5
DQE
4
DQH
2
DQH
4
DQH
3
8
DQA
6
DQA
3
DQA
4
DQA
5
DQPd
DNU *
A
1
A
2
A
4
A
14
A
12
A
10
DQE
3
DQE
2
DQE
1
DQH
7
DQH
5
9
DQA
2
DQA
1
DQA
0
DQPa
ZZ
A
0
A
3
A
5
A
16
A
15
A
13
A
11
LBO ＃
DQE
0
DQPE
DQPH
DQH
6
CKE
0
#
CLK
0
BWA ＃
BWC ＃
CS1
0
#
A
7
A
18
A
9
A
8
A
17
ADV
1
CKE
1
#
CLK
1
BWE ＃
BWG ＃
CS1
1
#
注： DNU方式不要使用，并保留供将来使用。
*管脚F
8
预留有
19
升级到1M X 72
2006年2月
启示录7
2
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功能说明
该WEDPZ512K72V - XBX是ZBL SSRAM设计的
通过消除周转维持100 ％的总线带宽
周期时有一个从阅读过渡到写或副
反之亦然。所有输入（除OE＃ ， LBO ＃和ZZ ）
同步时钟的上升沿。
所有的读，写和取消的周期由发起
ADV输入。随后一阵地址可以在内部
由脉冲串提前销（ADV ）中产生。 ADV应
被驱动到低，一旦设备已经取消选择在
为了装入一个新的地址，接下来的操作。
时钟使能（ CKE ＃ ）引脚使芯片的操作
只要有必要暂停。当CKE ＃高，
所有的同步输入被忽略和内部设备
寄存器将保持其先前的值。 NBL SSRAM
外部锁存地址和启动周期时， CKE
和ADV被驱动为低电平，在时钟的上升沿。
输出使能（ OE ＃ ）可以用来禁止输出
任何给定的时间。在当上升开始读操作
时钟的边沿，地址出现在地址
输入被锁存在地址寄存器， CKE ＃是从动
低时，写使能输入信号，WE＃被驱动为高，
和ADV驱动为低电平。内部数组读之间
的网络连接第一个上升沿和时钟的第二个上升沿
并且该数据被锁存在输出寄存器。在第二
时钟边沿的数据被输出到SRAM中。在读
操作OE ＃必须驱动为低电平设备驱动
出所请求的数据。
WEDPZ512K72V-XBX
当WE＃是在驱动为低电平时写操作
上升时钟沿。 BW ＃并[h ：一]可用于字节
写操作。管道内衬ZBL SSRAM采用迟发
迟写周期以利用带宽的100％。在第一个连接
上升时钟边沿， WE＃和地址被注册，
和与该地址相关联的数据是必需的2
周期后。
由ADV高的产生后续地址
突发访问如下图所示。的起点
脉冲串序列是由外部提供的地址。该
在突发地址计数器复位为初始状态
完成。突发序列是由国家决定的
的LBO ＃引脚。当该引脚为低电平时，线性突发序列
被选中。而当该引脚为高电平时，交错爆
顺序被选择。
在正常操作期间，ZZ必须被驱动为低电平。当ZZ
被驱动为高电平时， SRAM将进入功耗的睡眠模式
后两个周期。此时，内部SRAM的状态
被保留。当ZZ返回到低， SRAM工作
后醒来时两个周期。
突发序列表
（交错突发， LBO ＃ =高）
案例1
LBO ＃引脚
高
A1
0
0
1
第四地址
1
A0
0
1
0
1
案例2
A1
0
0
1
1
A0
1
0
1
0
案例3
A1
1
1
0
0
A0
0
1
0
1
案例4
A1
1
1
0
0
A0
1
0
1
0
第四地址
LBO ＃引脚
高
案例1
A1
0
0
1
1
A0
0
1
0
1
（ LINEAR连拍， LBO ＃ = LOW ）
案例2
A1
0
1
1
0
A0
1
0
1
0
案例3
A1
1
1
0
0
A0
0
1
0
1
案例4
A1
1
0
0
1
A0
1
0
1
0
科幻RST地址
科幻RST地址
注1 ： LBO引脚必须连接到高或低，和漂浮状态不能被允许的。
2006年2月
启示录7
3
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真值表
同步真值表
CEX ＃
H
X
L
X
L
X
L
X
L
X
X
ADV
L
H
L
H
L
H
L
H
L
H
X
WE＃
X
X
H
X
H
X
L
X
L
X
X
BWX ＃
X
X
X
X
X
X
L
L
H
H
X
OE ＃
X
X
L
L
H
H
X
X
X
X
X
CKE ＃
L
L
L
L
L
L
L
L
L
L
H
CLK
–
–
–
–
–
–
–
–
–
–
–
WEDPZ512K72V-XBX
地址进行访问
不适用
不适用
外部地址
下一个地址
外部地址
下一个地址
外部地址
下一个地址
不适用
下一个地址
当前地址
手术
DESELECT
继续取消
开始突发读周期
继续突发读周期
NOP /假读
假读
开始突发写周期
继续突发写周期
NOP /写入中止
写入中止
忽略时钟
注意事项：
1， X表示“不关心”。
2.时钟的上升沿由符号（ ↑） 。
3.继续，如果取消选择周期执行网络首先取消循环才能进入。
4.写＃ = L是指写在写真值表操作。
写＃ = H指写真值表读操作。
5.操作连接应受依赖于异步输入引脚（ ZZ和OE ）的状态。
6. CEX ＃指的CS1 ＃ ，二硫化碳和＃的组合。
写真值表
WE＃
H
L
L
L
L
L
L
BWA ＃
X
L
H
H
H
L
H
BWB ＃
X
H
L
H
H
L
H
BWC ＃
X
H
H
L
H
L
H
BWD ＃
X
H
H
H
L
L
H
手术
读
写字节A
写字节B
写字节
写字节
写的所有字节
写入中止/ NOP
注意事项：
1， X表示“不关心”。
2.在此表中的所有输入都必须满足建立时间和保持时间周围CLK的上升沿（ - ）。
3.更换BWA ＃与BWE ＃ ， ＃ BWB ，与世界羽联＃ ， BWC ＃与BWG ＃和＃ BWH为IC2的操作BWD ＃ 。
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启示录7
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绝对最大额定值*
V
IN
电压或其他任何引脚相对hovss
在V电压
CC
供应相对于V
SS
存储温度（ BGA ）
最大工作结温
-0.3V至+ 4.6V
-0.3V至+ 4.6V
-55 ° C至+ 150°C
125°C
WEDPZ512K72V-XBX
*应力大于绝对最大额定值下的“上市：可引起
永久损坏设备。这是一个额定值只和功能的操作
该设备在这些或任何其他条件大于在指定的
本规范的业务部门是不是暗示。暴露在绝对最大
额定条件下长时间可能会影响其可靠性。
电气特性
-55 ° C≤牛逼
A
≤ + 125°C
描述
输入高电平（逻辑1 ）电压
输入低电平（逻辑0 ）电压
输入漏电流
输出漏电流
输出高电压
输出低电压
电源电压
I / O电源（ 3.3V ）
I / O电源（ 2.5V ）
符号
V
IH
V
IL
I
IL
I
OL
V
OH
V
OL
V
CC
V
CCQ
V
CCQ
V
CC
=最大， 0V ≤ V
IN
≤ V
CC
输出（S ）已禁用，V
OUT
= V
SS
到V
CCQ
I
OH
= -4.0mA
I
OH
= -1mA （ 2.5V I / O）
I
OL
= 8.0毫安（ 3.3V I / O）
I
OL
= 1.0 MA（ 2.5V I / O）
条件
3.3V的I / O
2.5V的I / O
3.3V的I / O
2.5 I / O
民
2.0
1.7
-0.3
-0.3
-4
-2
2.4
2.0
—
—
3.135
3.135
2.375
最大
V
CC
+0.5
V
CC
+0.5
0.7
0.7
+4
+2
—
—
0.4
0.4
3.465
3.465
2.9
单位
V
V
A
A
V
V
V
V
V
V
V
笔记
1
1
2
1
1
1
1
1
注意事项：
1.所有电压参考V
SS
（GND）的
2. ZZ引脚具有内部上拉，并输入漏电流= ± 20 μA 。
DC特性
-55 ° C≤牛逼
A
≤ + 125°C
描述
电源电流：
操作
电源电流：
待机
时钟运行待机
当前
符号
I
DD
I
SB
2
I
SB
条件
设备选择;所有输入≤ V
IL
或者V
IH
;周期时间≥ TCYC分钟;
V
CC
= MAX ;输出开路
设备取消; V
CC
= MAX ;所有输入≤ V
IL
或者V
IH
所有输入静态的; CLK频率= MAX
输出开路， ZZ ≥ V
CC
- 0.2V
设备取消; V
CC
= MAX ;所有的输入
≤ V
SS
+ 0.2或≥ V
CC
- 0.2 ; F = MAX; ZZ ≤ V
IL
150
兆赫
（最大）
700
120
200
133
兆赫
（最大）
650
120
180
100
兆赫
（最大）
600
120
160
单位
mA
mA
mA
笔记
1
注意事项：
1. I
DD
为特定网络版，没有输出电流，并随更快的周期时间。
I
DD
增加更快的周期时间和更大的输出负载。
BGA电容
T
A
= + 25 ° C，F = 1MHz的
描述
控制输入电容（ LBO ＃ ， ZZ ）
控制输入电容
输入/输出电容（ DQ ）
地址容量
时钟电容
符号
C
IC
CI
CO
CA
CCK
最大
16
8
10
16
6
单位
pF
pF
pF
pF
pF
笔记
1
1
1
1
1
热阻
参数
热电阻：模具结到环境
热电阻：模具结到球
热电阻：模具结到管壳
符号
θJA
θJB
θJC
最大
28.1
16.0
7.1
单位
° C / W
° C / W
° C / W
注：请参考应用笔记“ PBGA热阻Corrleation ”进一步
关于WEDC的热建模信息。
注： 1。该参数未经测试，但通过设计保证。
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启示录7
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