WEDPN8M72V-XBX
HI-可靠性产品
8Mx72同步DRAM
特点
s
高频= 100 ， 125MHz的
s
包装：
219塑料球栅阵列（ PBGA ） ， 32 x 25mm的
s
3.3V单电源
±0.3V
电源
s
完全同步;所有信号在上升沿注册
系统时钟周期
s
内部流水线操作;列地址可以被改变
每一个时钟周期
s
内部银行隐藏行存取/预充电
s
可编程突发长度为1,2,4,8或整页
s
4096刷新周期
s
商用，工业和军用温度范围
s
组织为8M X 72
s
重量： WEDPN8M72V - XBX - 2.5克典型
概述
在64MByte （512MB ） SDRAM是高速CMOS ，动态
随机存取，内存使用5片含134217728
位。每个芯片在内部配置为四银行与DRAM
同步接口。每个芯片的33554432位的银行
组织为4096行×512列16位。
读取和写入访问到SDRAM是突发式;
存取开始在一个选定的位置，并继续对一个亲
在编程顺序编程的地点数量。 AC-
正如事实开始激活命令的注册，这
随后是一个读或写命令。地址位
与ACTIVE命令注册重合用于
选择银行和行访问（ BA
0
， BA
1
选择银行;
A
0-11
选择行） 。地址位注册重合
的READ或WRITE命令是用来选择起始
列位置的突发访问。
在SDRAM提供了可编程的读或写突发长度
的1，2， 4或8的位置，或在整页，用一个脉冲串终止的选择。
一种自动预充电功能可被使能，以提供一个自
定时行预充电的脉冲串序列的末尾被启动的。
512MB的SDRAM采用内部流水线结构来实现
高速操作。这种架构与2N规则兼容
预取结构的，但它也可以将列地址是
改变在每个时钟周期，实现了高速的，完全无规
访问。预充电一家银行，而访问其他三个中的一个
银行将隐藏预充电周期，并提供无缝的，高
速度，随机存取操作。
512MB的SDRAM设计了3.3V ，低功耗运行
内存系统。自动刷新模式设置，以及一个
节电，省电模式。
所有输入和输出都是LVTTL兼容。 SDRAM的报价substan-
TiAl基进展DRAM经营业绩，包括能力
同步地以高的数据速率自动柱分离突发数据
地址生成，内部银行之间交错的能力
为了隐藏预充电时间和能力来随意改变
期间的突发式访问在每个时钟周期的列地址。
好处
s
40 ％的空间节省
s
减少了部件数量
s
减少I / O数量
19 ％的I / O减少
s
较低的电感和电容的低噪声性能
s
适用于喜可靠性的应用
s
可升级至16M X 72密度（与工厂联系信息）
*本产品如有变更，恕不另行通知。
分立方案
11.9
11.9
11.9
11.9
11.9
实际尺寸
25
22.3
32
S
A
V
I
N
G
S
40%
19%
区域
I / O
算
2001年4月修订版7
5× 265毫米
2
= 1328mm
2
5× 54针= 270针
1
800mm
2
219球
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WEDPN8M72V-XBX
图。 1
引脚配置
顶视图
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
DQ
1
2
DQ
0
3
DQ
14
4
DQ
15
5
V
SS
6
V
SS
7
A
9
8
A
10
9 10 11 12 13 14 15 16
A
11
A
8
V
CC
V
CC
DQ
16
DQ
17
DQ
31
V
SS
DQ
2
DQ
12
DQ
13
V
SS
V
SS
A
0
A
7
A
6
A
1
V
CC
V
CC
DQ
18
DQ
19
DQ
29
DQ
30
DQ
3
DQ
4
DQ
10
DQ
11
V
CC
V
CC
A
2
A
5
A
4
A
3
V
SS
V
SS
DQ
20
DQ
21
DQ
27
DQ
28
DQ
6
DQ
5
DQ
8
DQ
9
V
CC
V
CC
DNU
A
12
DNU
DNU
DNU
V
SS
V
SS
DQ
22
DQ
23
DQ
26
DQ
25
DQ
7
DQML0
V
CC
DQMH0
NC
NC
NC
BA
0
BA
1
NC
NC
NC
DQML1
V
SS
NC
DQ
24
CAS
0
WE
0
V
CC
CLK
0
NC
RAS
1
WE
1
V
SS
DQMH1
CLK
1
CS
0
RAS
0
V
CC
CKE
0
NC
CAS
1
CS
1
V
SS
NC
CKE1
V
SS
V
SS
V
CC
V
CC
V
SS
V
CC
V
SS
VSS
V
CC
V
CC
V
SS
V
SS
V
CC
V
CC
V
SS
V
CC
V
SS
V
SS
V
CC
V
CC
NC
CKE
3
V
CC
CS
3
NC
NC
CKE2
V
SS
V
SS
RAS
2
CS
2
NC
CLK
3
V
CC
CAS
3
RAS
3
NC
CLK
2
V
SS
WE
2
CAS
2
DQ
56
DQMH3
V
CC
WE
3
DQML3
CKE
4
DQMH4
CLK
4
CAS
4
WE
4
RAS
4
CS
4
DQMH2
V
SS
DQML2
DQ
39
DQ
57
DQ
58
DQ
55
DQ
54
NC
NC
DQ
73
DQ72
DQ
71
DQ70
DQML4
NC
DQ
41
DQ
40
DQ
37
DQ
38
DQ
60
DQ
59
DQ
53
DQ
52
V
SS
V
SS
DQ
75
DQ
74
DQ
69
DQ
68
V
CC
V
CC
DQ
43
DQ
42
DQ
36
DQ
35
DQ
62
DQ
61
DQ
51
DQ
50
V
CC
V
CC
DQ
77
DQ
76
DQ
67
DQ
66
V
SS
V
SS
DQ
45
DQ
44
DQ
34
DQ
33
VSS
DQ
63
DQ
49
DQ
48
V
CC
V
CC
DQ
79
DQ
78
DQ
65
DQ
64
V
SS
V
SS
DQ
47
DQ
46
DQ
32
V
CC
WEDPN8M72VPC.eps
注意：
DNU =不使用;为未来升级悬空。
NC =没有内部连接。
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WEDPN8M72V-XBX
图。 2
功能框图
WE
0
RAS
0
CAS
0
我们RAS CAS
A
0-11
DQ
0
BA
0-1
CLK
0
CKE
0
CS
0
DQML
0
DQMH
0
CLK
CKE
CS
DQML
DQMH
A
0-11
BA
0-1
DQ
0
U0
DQ
15
DQ
15
WE
1
RAS
1
CAS
1
我们RAS CAS
A
0-11
DQ
0
BA
0-1
CLK
1
CKE
1
CS
1
DQML
1
DQMH
1
CLK
CKE
CS
DQML
DQMH
DQ
16
U1
DQ
15
DQ
31
WE
2
RAS
2
CAS
2
我们RAS CAS
A
0-11
DQ
0
BA
0-1
CLK
2
CKE
2
CS
2
DQML
2
DQMH
2
CLK
CKE
CS
DQML
DQMH
DQ
32
U2
DQ
15
DQ
47
WE
3
RAS
3
CAS
3
我们RAS CAS
A
0-11
DQ
0
BA
0-1
CLK
3
CKE
3
CS
3
DQML
3
DQMH
3
CLK
CKE
CS
DQML
DQMH
DQ
48
U3
DQ
15
DQ
63
WE
4
RAS
4
CAS
4
我们RAS CAS
A
0-11
DQ
0
BA
0-1
CLK
4
CKE
4
CS
4
DQML
4
DQMH
4
CLK
CKE
CS
DQML
DQMH
DQ
64
U4
DQ
15
DQ
79
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WEDPN8M72V-XBX
模式寄存器的位M0 -M2指定突发长度， M3指定
脉冲串的类型（顺序或交织） ， M4- M6的指定
CAS延迟， M7和M8指定的操作模式， M9试样
外商投资企业的写突发模式， M10和M11是保留给
将来使用。
该模式寄存器必须被加载的时候所有的银行都闲着，
控制器必须等待特定网络版时间启动前
后续操作。违反任一这些要求，将
导致unspeci网络编辑操作。
功能说明
读取和写入访问到SDRAM是突发式;
存取开始在一个选定的位置，并继续对一个亲
在编程顺序编程的地点数量。 AC-
正如事实开始激活命令的登记这
随后是一个读或写命令。地址位
与ACTIVE命令注册重合用于
选择银行和行访问（ BA
0
和BA
1
选择
银行，
0-11
选择行） 。地址位（A
0-8
）注册
一致的READ或WRITE命令是用来选择
起始列位置的突发访问。
之前的正常运行中，SDRAM必须被初始化。该
以下各节提供覆盖设备的详细信息
初始化寄存器定义，命令描述和脱离
扫黄行动。
突发长度
读取和写入访问到SDRAM中被爆为导向，以
突发长度是可编程的，如示于图3。
突发长度确定列位置的最大数目
可以访问一个给定的READ或WRITE命令。爆
可用于两个的长度1 ，2，4或8的位置
顺序和交错突发类型，以及一个全页突发
可用于连续型。整版脉冲串被使用于
与突发一起TERMINATE命令来生成
任意的突发长度。
保留国家不应该使用，因为未知的操作或
不符合将来的版本可能会导致。
当发出一个读或写命令，列块
等于脉冲串长度被有效地选择。所有的访问
该脉冲串发生该块内，这意味着该脉冲串将
块内包装，如果边界为止。该块
由A唯一选择
1-8
当突发长度被设置为2 ;通过
A
2-8
当突发长度设置为4 ;而由A
3-8
当
突发长度设置为8 。剩下的（至少显着的）
地址位（或多个） （是），用于在选择的起始位置
块。整页突发如果边界的页面内包
被达到。
初始化
SDRAM的必须启动并在prede网络斯内德初始化
方式。非指定的操作程序可能
导致不确定的操作。一旦电源被应用到V
DD
和
V
DDQ
（同时）和时钟稳定（稳定的时钟是
德网络定义为在时间限制特定网络连接编为一个信号，骑自行车
时钟脚） ， SDRAM的需要100μs的延迟之前发行
任何命令不是一个命令抑制或一个NOP等。开始
在此期间， 100μs的时期的一些点，持续至少
通过这一时期结束时，命令INHIBIT或NOP指令
命令应该被应用。
一旦100μs的延迟已经满足与至少一个COM-
MAND抑制或NOP命令已经得到了应用，预充电
指令应适用。所有银行都必须预充电，
从而将所述设备中的所有银行空闲状态。
一旦处于闲置状态，两个自动刷新周期必须执行
形成的。之后自动刷新周期完成后， SDRAM
准备好模式寄存器编程。由于模式
注册将在一个未知的国家权力时，它应该被载入
之前，应用任何作战指挥。
突发类型
一个给定的脉冲串内的访问可以被编程为
顺序或交错;这被称为脉冲串类型，并
通过M3位被选中。
存取的脉冲串内的顺序是由脉冲串确定
长度，突发类型和起始列地址，如图所示
在表1中。
注册德网络nition
模式寄存器
模式寄存器用于定义操作的特定模式
和灰的SDRAM 。这个定义包括了SELEC -化的
突发长度，突发类型， CAS延迟时间，操作模式和
一个写脉冲串模式下，如示于图3的模式寄存器是
通过加载模式寄存器命令编程，并
保留所存储的信息，直到它被重新编程或
设备断电。
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WEDPN8M72V-XBX
表1 - 爆定义
图。 3
模式寄存器定义
BURST
长
2
起始列
地址
A0
0
1
A1 A0
0
0
0
1
1
0
1
1
A1 A0
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
= A0-9/8/7
访问顺序的内爆
类型=顺序
0-1
1-0
0-1-2-3
1-2-3-0
2-3-0-1
3-0-1-2
类型=交错
0-1
1-0
0-1-2-3
1-0-3-2
2-3-0-1
3-2-1-0
0-1-2-3-4-5-6-7
1-0-3-2-5-4-7-6
2-3-0-1-6-7-4-5
3-2-1-0-7-6-5-4
4-5-6-7-0-1-2-3
5-4-7-6-1-0-3-2
6-7-4-5-2-3-0-1
7-6-5-4-3-2-1-0
不支持
A
11
A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
地址总线
模式寄存器（ MX）
版权所有* WB运算模式CAS延时
BT
突发长度
4
*如果编程
M11, M10 = 0, 0
为确保兼容性
未来的设备。
M2 M1 M0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
2
4
8
突发长度
M3 = 0
M3 = 1
1
2
4
8
版权所有
版权所有
版权所有
版权所有
8
版权所有
版权所有
版权所有
整页
满
页面
(y)
A2
0
0
0
0
1
1
1
1
n
0-1-2-3-4-5-6-7
1-2-3-4-5-6-7-0
2-3-4-5-6-7-0-1
3-4-5-6-7-0-1-2
4-5-6-7-0-1-2-3
5-6-7-0-1-2-3-4
6-7-0-1-2-3-4-5
7-0-1-2-3-4-5-6
CN ，CN + 1 ，道道通+ 2
道道通+ 3 ，道道通+ 4 ...
（位置0 -Y ）
... CN - 1 ，
道道通...
M3
0
1
突发类型
顺序
交错
M6 M5 M4
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
CAS延迟
版权所有
版权所有
2
3
版权所有
版权所有
版权所有
版权所有
注意事项：
1.对于整版访问：Y = 512 。
2.两个，一个突发长度
1-8
选择块的两连拍; A0选择
在块内的起始列。
3.四， A中的突发长度
2-8
选择块的四连拍;一
0-1
SELECT
在块内的起始列。
4.八， A中的突发长度
3-8
选择块的八个突发;一
0-2
选择在块内的起始列。
5.对于全页突发，全行选择和A
0-8
选择起点
柱。
6.每当给定序列内到达该块的边界
以上，以下访问块内包装。
7.首先， A的突发长度
0-8
选择独特的列进行访问，
和模式寄存器位M3被忽略。
M8
0
-
M7
0
-
M6-M0
定义
-
经营模式
标准工作
所有其他国家保留
M9
0
1
写突发模式
编程的突发长度
访问单一位置
5
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