怀特电子设计
4Mx72同步DRAM
特点
高频= 100 ， 125 ， 133MHz的
包装：
219塑料球栅阵列（ PBGA ） ， 21× 21毫米
单3.3V ± 0.3V电源
完全同步;所有注册的积极信号
系统时钟周期的边缘
内部流水线操作;列地址可以是
改变了每个时钟周期
内部银行隐藏行存取/预充电
可编程突发长度为1,2,4,8或整页
4096刷新周期
商用，工业和军用温度
范围
组织为4M X 72
重量： WEDPN4M72V - XB2X - 2克典型
WEDPN4M72V-XB2X
概述
在32MByte （256 ） SDRAM是高速CMOS ，
动态随机存取，内存使用5片含
67,108,864位。每个芯片内部CON连接gured作为
四银行的DRAM ，具有同步接口。每
该芯片的16777216位银行的组织结构4096行
由256列16位。
读取和写入访问到SDRAM是突发式;
存取开始在一个选定的位置，并继续进行
在编程位置的设定的号码
序列。访问开始时的注册
ACTIVE命令，然后接着是读或
写命令。地址位重合注册
与ACTIVE命令用于选择银行
和被访问的行（ BA0 ， BA1选择银行; A0
11选择行） 。地址位重合注册
用READ或WRITE命令被用来选择
开始为突发访问列位置。
在SDRAM提供了可编程的读或写
的1，2， 4或8的位置，或在整页的突发长度，以
一阵终止选项。自动预充电功能
可被使能，以提供一个自定时行预充电该
开始在脉冲串序列的末端。
256MB的SDRAM采用内部流水线结构
以实现高速操作。此架构是
与预取的架构中的2n规则兼容的，但
这也让列地址在每次改变
时钟周期，实现了高速的，完全的随机访问。
预充电一个存储在访问其他的一个
三家银行将隐藏预充电周期，并提供
无缝的，高速的，随机存取操作。
好处
60 ％的空间节省
减少了部件数量
减少I / O数量
19 ％的I / O减少
较低的电感和电容的低噪声
性能
适用于喜可靠性的应用
可升级至8M X 72的密度与同样的足迹
WEDPN8M72V-XB2X
*本产品如有变更，恕不另行通知..
分立方案
11.9
11.9
11.9
11.9
11.9
实际尺寸
22.3
54
TSOP
54
TSOP
54
TSOP
54
TSOP
54
TSOP
21
怀特电子设计
WEDPN4M72V-XB2X
21
S
A
V
I
N
G
S
67%
19%
区域
I / O
算
2005年1月
第2版
5× 265毫米
2
= 1328mm
2
5× 54针= 270针
1
441mm
2
219球
怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。
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怀特电子设计
图1 - 引脚配置
WEDPN4M72V-XB2X
顶视图
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
DQ
1
2
DQ
0
3
DQ
14
4
DQ
15
5
V
SS
6
V
SS
7
A
9
8
A
10
9 10
A
11
A
8
11 12
V
CC
V
CC
13 14
DQ
16
DQ
17
15 16
DQ
31
V
SS
DQ
2
DQ
12
DQ
13
V
SS
V
SS
A
0
A
7
A
6
A
1
V
CC
V
CC
DQ
18
DQ
19
DQ
29
DQ
30
DQ
3
DQ
4
DQ
10
DQ
11
V
CC
V
CC
A
2
A
5
A
4
A
3
V
SS
V
SS
DQ
20
DQ
21
DQ
27
DQ
28
DQ
6
DQ
5
DQ
8
DQ
9
V
CC
V
CC
DNU *
DNU
DNU
DNU
V
SS
V
SS
DQ
22
DQ
23
DQ
26
DQ
25
DQ
7
DQML0
V
CC
DQMH0
NC
NC
NC
BA
0
BA
1
NC
NC
NC
DQML1
V
SS
NC
DQ
24
CAS
0
#
WE
0
#
V
CC
CLK
0
NC
RAS
1
#
WE
1
#
V
SS
DQMH1
CLK
1
CS
0
#
RAS
0
#
V
CC
CKE
0
NC
CAS
1
#
CS
1
#
V
SS
NC
CKE
1
V
SS
V
SS
V
CC
V
CC
V
SS
V
CC
V
SS
VSS
V
CC
V
CC
V
SS
V
SS
V
CC
V
CC
V
SS
V
CC
V
SS
V
SS
V
CC
V
CC
NC
CKE
3
V
CC
CS
3
#
NC
NC
CKE
2
V
SS
RAS
2
#
CS
2
#
NC
CLK
3
V
CC
CAS
3
#
RAS
3
#
NC
CLK
2
V
SS
WE
2
#
CAS
2
#
DQ
56
DQMH3
V
CC
WE
3#
DQML3
CKE
4
DQMH4
CLK
4
CAS
4
#
WE
4
#
RAS
4
#
CS
4
#
DQMH2
V
SS
DQML2
DQ
39
DQ
57
DQ
58
DQ
55
DQ
54
NC
NC
DQ
73
DQ
72
DQ
71
DQ
70
DQML4
NC
DQ
41
DQ
40
DQ
37
DQ
38
DQ
60
DQ
59
DQ
53
DQ
52
V
SS
V
SS
DQ
75
DQ
74
DQ
69
DQ
68
V
CC
V
CC
DQ
43
DQ
42
DQ
36
DQ
35
DQ
62
DQ
61
DQ
51
DQ
50
V
CC
V
CC
DQ
77
DQ
76
DQ
67
DQ
66
V
SS
V
SS
DQ
45
DQ
44
DQ
34
DQ
33
VSS
DQ
63
DQ
49
DQ
48
V
CC
V
CC
DQ
79
DQ
78
DQ
65
DQ
64
V
SS
V
SS
DQ
47
DQ
46
DQ
32
V
CC
注： DNU =不使用，应悬空为未来的升级。
* D7引脚是DNU为4M X 72 ， 8M X 72产品，引脚D7是A12为16M X 72和更高的密度。
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图2 - 功能框图
WE0#
RAS ＃ 0
CAS ＃ 0
WE＃ RAS ＃ CAS ＃
A0-11
BA0-1
CK0
CKE0
CS0#
DQML0
DQMH0
A0-11
BA0-1
CK
CKE
CS ＃
DQML
DQMH
DQ0
DQ0
U0
DQ15
DQ15
WE1#
RAS ＃ 1
CAS ＃ 1
WE＃ RAS ＃ CAS ＃
A0-11
BA0-1
DQ0
DQ16
CK
1
CKE
1
CS
1
#
DQML
1
DQMH
1
CK
CKE
CS ＃
DQML
DQMH
U1
DQ15
DQ31
WE2#
RAS ＃ 2
CAS ＃ 2
WE＃ RAS ＃ CAS ＃
A0-11
BA0-1
DQ0
DQ32
CK
2
CKE
2
CS
2
#
DQML
2
DQMH
2
CK
CKE
CS ＃
DQML
DQMH
U2
DQ15
DQ47
WE3#
RAS ＃ 3
CAS ＃ 3
WE＃ RAS ＃ CAS ＃
A0-11
BA0-1
DQ0
DQ48
CK
3
CKE
3
CS
3
#
DQML
3
DQMH
3
CK
CKE
CS ＃
DQML
DQMH
U3
DQ15
DQ63
WE4#
RAS ＃ 4
CAS ＃ 4
WE＃ RAS ＃ CAS ＃
A0-11
BA0-1
DQ0
DQ64
CK
4
CKE
4
CS
4
#
DQML
4
DQMH
4
CK
CKE
CS ＃
DQML
DQMH
U4
DQ15
DQ79
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256MB的SDRAM设计为3.3V操作，低
断电记忆系统。提供了一种自动刷新模式中，
随着节电，省电模式。
所有输入和输出都是LV
TTL
兼容。 SDRAM的报价
在DRAM经营业绩取得重大进展，
包括能够同步地在一个较高的脉冲串数据
数据速率与自动列地址的产生，
以内部银行之间交错的能力
隐藏预充电时间和能力，以随机
在更换过程中的地址栏在每个时钟周期
突发存取。
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进行。在汽车后刷新周期完成后，
SDRAM的准备模式寄存器编程。
由于该模式寄存器将在一个未知的通电
状态下，它应该被施加任何操作之前加载
命令。
注册德网络nition
模式寄存器
该模式寄存器用来对网络NE的特定连接的C模式
的SDRAM的操作。这种去连接nition包括
选择一个突发长度，突发类型， CAS延迟时间，
的操作模式和写突发模式，如图
图2.模式寄存器通过LOAD编程
模式寄存器命令，并会保留存储
信息，直到它再次被编程或设备
断电。
模式寄存器的位M0 -M2指定突发长度， M3
特定网络连接的ES脉冲串的类型（顺序或交织） ，
M4 - M6指定CAS延迟， M7和M8指定
操作模式， M9特定网络上课的写突发模式，
M10和M11是为将来使用而保留的。
当所有银行都可以通过模式寄存器必须加载
空闲，并且控制器必须等待的特定网络连接编辑时间之前
发起的后续操作。违反任一这些
要求将导致unspeci网络编辑操作。
功能说明
读取和写入访问到SDRAM是突发式;
存取开始在一个选定的位置，并继续进行
在编程位置的设定的号码
序列。访问开始时的注册
ACTIVE命令，然后接着是读或
写命令。地址位重合注册
与ACTIVE命令用于选择银行
和被访问的行（ BA0和BA1选择银行，
A0-11选择行） 。注册地址位（ A0-7 ）
一致的READ或WRITE命令用于
选择突发存取的起始列位置。
之前的正常运行中，SDRAM必须被初始化。
以下各节提供详细信息
包括设备初始化，注册德网络定义，命令
描述和设备操作。
初始化
SDRAM的必须启动并在prede网络斯内德初始化
方式。比那些特定网络编辑等业务程序
可能会造成理解过程把网络斯内德操作。一旦通电
到V
CC
和V
CCQ
（同时）和时钟稳定
（稳定的时钟是德网络定义为内部定时信号自行车
为时钟引脚指定的约束） ， SDRAM的
需要100μs的延迟之前发出任何命令
不是一个命令抑制或一个NOP等。起价
在这方面的一些点100μs的周期和持续的
至少经过这一时期结束时，命令INHIBIT
或NOP指令应适用。
一旦100μs的延迟已经SATIS网络版，至少
一个命令抑制或NOP命令已
施加一个预充电命令应该被应用。所有
银行必须进行预充电，从而将器件置于
在所有银行闲置状态。
一旦处于空闲状态时， 2自动刷新周期必须
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4
突发长度
读取和写入访问到SDRAM中被爆为导向，
与脉冲串长度是可编程的，如图
在图2中脉冲串长度决定的最大
柱的位置的数目可以为一个被访问
给读或写命令。的脉冲串长度的1 ，2，4
或8位置可用于这两个顺序和
交错突发类型，以及一个全页突发可用
对于连续型。整版脉冲串被使用于
与BURST TERMINATE一道命令
产生任意的突发长度。
保留国家不应该使用，因为未知的操作
或不符合将来的版本可能会导致。
当发出一个读或写命令，块
列等于脉冲串长度被有效地选择。
所有的突发起飞的地方访问这个块中，
这意味着将爆裂，如果一个块内包装
边界为止。该块由唯一地选
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图3 - 模式寄存器定义
A
11
A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
地址总线
WEDPN4M72V-XB2X
表1 - 爆定义
BURST
长
2
起始列
地址
A0
0
1
A0
0
1
0
1
A0
0
1
0
1
0
1
0
1
访问顺序的内爆
类型=顺序类型=交错
0-1
1-0
0-1-2-3
1-2-3-0
2-3-0-1
3-0-1-2
0-1-2-3-4-5-6-7
1-2-3-4-5-6-7-0
2-3-4-5-6-7-0-1
3-4-5-6-7-0-1-2
4-5-6-7-0-1-2-3
5-6-7-0-1-2-3-4
6-7-0-1-2-3-4-5
7-0-1-2-3-4-5-6
CN ，CN + 1 ，道道通+ 2
道道通+ 3 ，道道通+ 4 ...
... CN - 1 ，
道道通...
0-1
1-0
0-1-2-3
1-0-3-2
2-3-0-1
3-2-1-0
0-1-2-3-4-5-6-7
1-0-3-2-5-4-7-6
2-3-0-1-6-7-4-5
3-2-1-0-7-6-5-4
4-5-6-7-0-1-2-3
5-4-7-6-1-0-3-2
6-7-4-5-2-3-0-1
7-6-5-4-3-2-1-0
不支持
模式寄存器（ MX）
版权所有* WB运算模式
CAS延迟
BT
突发长度
*如果编程
M11, M10 = 0, 0
为确保兼容性
未来的设备。
M2 M1M0
0
0
0
0
1
1
1
1
0 0
0 1
1 0
1 1
0 0
0 1
1 0
1 1
1
2
4
8
突发长度
M3 = 0
M3 = 1
1
2
4
8
版权所有
版权所有
版权所有
版权所有
4
版权所有
版权所有
版权所有
整页
M3
0
1
突发类型
顺序
交错
8
M6 M5 M4
0
0
0
0
1
1
1
1
0 0
0 1
1 0
1 1
0 0
0 1
1 0
1 1
CAS延迟
版权所有
版权所有
2
3
版权所有
版权所有
版权所有
版权所有
A2
0
0
0
0
1
1
1
1
A1
0
0
1
1
A1
0
0
1
1
0
0
1
1
满
页面
(y)
N = A
0-9/8/7
（位置0 -Y ）
M8
0
-
M7
0
-
M6-M0
定义
-
经营模式
标准工作
所有其他国家保留
M9
0
1
写突发模式
编程的突发长度
访问单一位置
注意事项：
1.对于整版访问：Y = 256 。
2.两个突发长度， A1-7选择块的两突发; A0选择起点
块内的列。
3.四的突发长度， A2-7选择块的四连拍; A0-1选择出发
块内的列。
4.八的突发长度， A3-7选择块的八个突发; A0-2选择
起始块内列。
5.对于全页突发，全行被选中， A0-7选择起始列。
6.每当给定序列内到达该块的边界之上，所述
以下访问块内包装。
7.一个的脉冲串长度， A0-7选择唯一的列将被访问，并且模式
寄存器位M3被忽略。
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