怀特电子设计
SDRAM 8Mx32
特点
n
n
n
n
n
n
n
53 ％的空间节省与单芯片解决方案
降低系统的电感和电容
引脚排列和尺寸兼容SSRAM 119 BGA
3.3V工作电源电压
完全同步的时钟上升沿
中为133MHz ， 125MHz的100MHz的和时钟频率
突发操作
??顺序或交织
??突发长度可编程= 1，2， 4 ， 8或整页
??突发读取和写入
??多突发读取和单写
WED3DL328V
描述
该WED3DL328V是8Mx32同步DRAM
配置为4x2Mx32 。 SDRAM的BGA所配置
structed两个8Mx16的SDRAM管芯安装在一个
多层层叠基板和封装在一个119
铅， 14毫米由22毫米， BGA 。
该WED3DL328V是一种理想的SDRAM宽I / O内存
所有的高性能解决方案，计算机应用
系统蒸发散，其中包括网络处理器， DSP和
功能的ASIC。
该WED3DL328V是在时钟速度可
为133MHz ， 125MHz的100MHz的和。 operat-的范围
荷兰国际集团的频率，可编程的突发长度和
可编程延迟允许在同一个设备要
对于各种高带宽是有用的，高性能
存储器系统的应用程序。
包装和设计提供性能恩
通过电容与减少50 ％ hancements
两个单片器件。该设计包括内部
接地和电源层从而降低电感
在地面和电源引脚允许改进
去耦和系统噪声的降低。
n
n
n
n
n
数据屏蔽控制每字节
自动和自刷新
自动和控制预充电命令
挂起模式和掉电模式
119引脚BGA ， JEDEC MO- 163
图。 1
1
V
DDQ
NC
NC
DQ
C
DQ
C
V
DDQ
DQ
C
DQ
C
V
DDQ
DQ
D
DQ
D
V
DDQ
DQ
D
DQ
D
NC
NC
V
DDQ
1
2
NC
NC
NC
NC
DQ
C
DQ
C
DQ
C
DQ
C
V
DD
DQ
D
DQ
D
DQ
D
DQ
D
NC
A
6
NC
NC
2
P
IN
C
ONFIGURATION
(T
OP VIEW
)
3
BA
0
NC / A
12
*
BA
1
V
SS
V
SS
V
SS
DQMC
V
SS
NC
V
SS
DQMD
V
SS
V
SS
V
SS
NC
A
5
NC
3
4
NC
CAS
V
DD
NC
CE
RAS
NC
CKE
V
DD
CLK
NC
WE
A
1
A
0
V
DD
A
4
NC
4
5
A
10
A
11
A
9
V
SS
V
SS
V
SS
DQMB
V
SS
NC
V
SS
DQMA
V
SS
V
SS
V
SS
NC
A
3
NC
5
6
A
7
NC
A
8
NC
DQ
B
DQ
B
DQ
B
DQ
B
V
DD
DQ
A
DQ
A
DQ
A
DQ
A
NC
A
2
NC
NC
6
7
V
DDQ
NC
NC
DQ
B
DQ
B
V
DDQ
DQ
B
DQ
B
V
DDQ
DQ
A
DQ
A
V
DDQ
DQ
A
DQ
A
NC
NC
V
DDQ
7
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
P
IN
D
ESCRIPTION
A
0
A
11
BA
0-1
DQ
CLK
CKE
DQM
RAS
CAS
CE
V
DD
V
DDQ
V
SS
地址总线
银行选择地址
数据总线
时钟
时钟使能
数据输入/输出面膜
行地址选通
列地址选通
芯片使能
电源引脚， 3.3V
数据总线电源引脚， 3.3V
接地引脚
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
*注意：
引脚B
3
被指定为NC / A
12
。该引脚用于未来升级的密度为地址引脚上的
12
.
2002年6月第1版
ECO ＃ 15237
1
怀特电子设计公司 （ 508 ） 366-5151 www.whiteedc.com
怀特电子设计
图。 2 8MX32 SDRAM框图
ADDR
0-11
A
0
A
1
A
2
A
3
A
4
A
5
A
6
A
7
A
8
A
9
A
10
/ AP
A
11
BA
0
BA
1
DQMA
DQMB
CE
RAS
CAS
WE
CLK
CKE
BA
0
BA
1
LDQM
UDQM
CS
RAS
CAS
WE
CLK
CKE
DQ
0-7
DQ
8-15
DQ
A
DQ
B
WED3DL328V
DQ
0-31
A
0
A
1
A
2
A
3
A
4
A
5
A
6
A
7
A
8
A
9
A
10
/ AP
A
11
BA
0
BA
1
DQMC
DQMD
LDQM
UDQM
CS
RAS
CAS
WE
CLK
CKE
DQ
0-7
DQ
8-15
DQ
C
DQ
D
怀特电子设计公司韦斯特伯鲁， MA （ 508 ） 366-5151
2
怀特电子设计
I
NPUT
/O
安输出
F
UNCTIONAL
D
ESCRIPTION
符号
CLK
CKE
CE
RAS ， CAS
WE
BA
0
， BA
1
TYPE
输入
输入
输入
输入
输入
信号
脉冲
水平
脉冲
脉冲
水平
极性
正边沿
高电平有效
低电平有效
低电平有效
功能
WED3DL328V
系统时钟输入。所有的SDRAM的输入采样时钟的上升沿。
激活CLK信号时高，停用时， CLK信号为低电平。通过停用时钟， CKE的低
启动省电模式，待机模式，或自刷新模式。
CE禁用或屏蔽或启用除CLK ， CKE和DQM所有的输入使能设备的运行。
当在时钟的正上升沿采样， CAS ，RAS和WE定义操作是
在SDRAM中执行。
选择其中SDRAM银行是活跃的。
在一个银行激活指令周期，A
0-11
定义的行地址（RA
0-11
）时，在时钟的上升沿采样
边缘。
在读或写命令的周期，A
0-8
定义了列地址（CA
0-8
）当在上升取样
时钟边沿。除了行地址，甲
10
/ AP用于调用Autoprecharge在操作的结束
突发读取或写入周期。如果A
10
/ AP的高， autoprecharge被选择和BA
0
， BA
1
规定银行要
预充电。如果A
10
/ AP低， autoprecharge被禁用。
在预充电命令周期，A
10
/ AP可与BA结合
0
， BA
1
控制哪
银行（县）预充电。如果A
10
/ AP很高，所有银行都将被考虑BA的状态预充电
0
,
BA
1
。如果一个
10
/ AP低，那么BA
0
， BA
1
用于该银行限定于预充电。
A
0-11
,
A
10
/ AP
输入
水平
DQ
DQM
输入/输出
输入
水平
脉冲
面膜
高电平有效
数据输入/输出复用在相同的针
数据输入/输出的掩码会将DQ缓冲区处于高阻抗状态，当采样到高电平。在
读
模式， DQM有两个时钟周期的等待时间，并控制输出缓冲器等的输出使能。在写
模式， DQM具有零延迟，并通过允许将要写入的输入数据，如果它是低操作为一个字掩模
但块写操作，如果DQM高。
电源和地的输入缓冲器和核心逻辑。
隔离电源和接地的输出缓冲器，以提高抗干扰能力。
V
DD
, V
SS
V
DDQ
供应
供应
绝对最大额定值*
参数
电源电压
输入电压
输出电压
工作温度
储存温度
功耗
短路输出电流
符号
V
DD
/V
DDQ
V
IN
V
OUT
T
OPR
T
英镑
P
D
I
OS
民
-1.0
-1.0
-1.0
-0
-55
最大
+4.6
+4.6
+4.6
+70
+125
1.5
50
单位
V
V
V
°C
°C
W
mA
建议的直流工作条件
（参考电压为： V
SS
= 0V ，T
A
= 0 ° C至+ 70 ° C）
参数
电源电压
输入高电压
输入低电压
输出高电压（I
OH
= -2mA ）
输出低电压（I
OL
= 2毫安）
输入漏电流电压
输出电压泄漏
符号
V
DD
/V
DDQ
V
IH
V
IL
V
OH
V
OL
I
IL
I
OL
民
3.0
2.0
-0.3
2.4
-5
-5
典型值
3.3
3.0
最大
3.6
V
DD
+0.3
0.8
0.4
5
5
单位
V
V
V
V
V
A
A
*压力大于下"Absolute最大Ratings"可能会导致永久性的
损坏设备。这是一个压力等级的设备仅运行在
这些或任何其他条件比那些在这个业务部门所标明
规范是不是暗示。长期在绝对最大额定值条件下，其
期间可能会影响其可靠性。
电容
(T
A
= 25 ° C，F = 1MHz时， V
DD
= 3.3V)
参数
输入电容
输入/输出电容（ DQ ）
符号
C
I1
C
OUT
最大
4
5
单位
pF
pF
3
怀特电子设计公司 （ 508 ） 366-5151 www.whiteedc.com
怀特电子设计
O
操作摄像机
C
光凭目前
C
极特
(V
CC
= 3.6V)
参数
工作电流（一个银行活动） （ 1 ）
工作电流（突发模式） （ 1 ）
预充电待机电流在掉电模式
符号
I
CC
1
I
CC
4
I
CC
2
P
I
CC
2
PS
I
CC
1N
预充电待机电流在非掉电模式
I
CC
1
NS
预充电待机电流在掉电模式
主动待机电流在非掉电模式
（一银行活动）
刷新电流（ 2 ）
自刷新电流
注意事项：
1.测量与产出开放。
2.刷新周期是64毫秒。
I
CC
3
P
I
CC
3
PS
I
CC
3
N
I
CC
3
NS
I
CC
5
I
CC
6
条件
突发长度= 1 ，T
RC
t
RC
（分钟） ，我
OL
= 0毫安
页突发， 4银行活跃，T
CCD
= 2个时钟
CKE
V
IL
（最大值），叔
CC
= 15ns的
CKE ， CLK
V
IL
（最大值），叔
CC
=
,
投入稳定
CKE = V
IH
, t
CC
= 15ns的
输入电平变化一次每隔30ns的
CKE
V
IH
（分钟） ，T
CC
=
没有输入电平变化
CKE
V
IL
（最大值），叔
CC
= 15ns的
CKE
V
IL
（最大值），叔
CC
=
CKE = V
IH
, t
CC
= 15ns的
输入电平变化一次每隔30ns的
CKE
V
IH
（分钟） ，T
CC
=
,
没有输入电平变化
t
RC
t
RC
（分钟）
CKE
0.2V
WED3DL328V
7
300
340
2
2
100
70
12
12
60
40
440
3
8
280
290
2
2
100
70
12
12
60
40
420
3
10
225
240
2
2
100
70
12
12
60
40
420
3
单位
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
怀特电子设计公司韦斯特伯鲁， MA （ 508 ） 366-5151
4
怀特电子设计
模式寄存器定义
A
11
A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
地址总线
WED3DL328V
B
URST
D
EFINITION
模式寄存器（ MX）
版权所有* WB运算模式
CAS延迟
BT
突发长度
*如果编程
M11 ， M10 = "0 ， 0"
为确保兼容性
未来的设备。
突发长度
M2 M1 M0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
M3 = 0
1
2
4
8
版权所有
版权所有
版权所有
整页
M3 = 1
1
2
4
8
版权所有
版权所有
版权所有
版权所有
M3
0
1
突发类型
顺序
交错
突发起始列访问顺序内的一个突发
类型=顺序类型=交错
长
地址
A0
2
0
0-1
0-1
1
1-0
1-0
A1
A0
0
0
0-1-2-3
0-1-2-3
4
0
1
1-2-3-0
1-0-3-2
1
0
2-3-0-1
2-3-0-1
1
1
3-0-1-2
3-2-1-0
A2
A1
A0
0
0
0
0-1-2-3-4-5-6-7
0-1-2-3-4-5-6-7
0
0
1
1-2-3-4-5-6-7-0
1-0-3-2-5-4-7-6
0
1
0
2-3-4-5-6-7-0-1
2-3-0-1-6-7-4-5
8
0
1
1
3-4-5-6-7-0-1-2
3-2-1-0-7-6-5-4
1
0
0
4-5-6-7-0-1-2-3
4-5-6-7-0-1-2-3
1
0
1
5-6-7-0-1-2-3-4
5-4-7-6-1-0-3-2
1
1
0
6-7-0-1-2-3-4-5
6-7-4-5-2-3-0-1
1
1
1
7-0-1-2-3-4-5-6
7-6-5-4-3-2-1-0
CN ，CN + 1 ，道道通+ 2
满
N = A0 -A11 / 9月8日
道道通+ 3 ，道道通+ 4 ...
不支持
页面
（位置0 -Y ）
... CN - 1 ，
(y)
道道通...
注意事项：
1.对于整版访问：Y = 2048 （ 4个） ， Y = 1024 （ X8 ） ， Y = 512
(x16).
2.两个突发长度， A1 -A9 ， A11 （4个） ， A1- A9 （ X8 ）或A1 -A8
（ X16 ）选择块的个突发; A0选择起始列
内的块。
3.四的突发长度， A2- A9 ， A11 （4个） ， A2 -A9 （ X8 ）或A2 -A8
（ X16 ）选择数据块的四连拍; A0 -A1选择起始列
内的块。
4.八的突发长度， A3 ， A9 ， A11 （4个） ， A3 -A9 （ X8 ）或A3 -A8
（ X16 ）选择块的八个突发; A0 -A2选择的出发
块内的列。
5.对于全页突发，全行选择A0 -A9 ， A11 （ X4 ） ，
A0 -A9 （ X8 ）或A0 -A8 （ X16 ）选择起始列。
6.当在一个给定到达该块的边界
序列上方，所述块中的下面的访问包裹物。
7.对于一个突发长度， A0 -A9 ， A11 （4个） ， A0 -A9 （ X8 ）或A0 -A8
（ X16 ），选择独特的列进行访问，模式寄存器
M3位被忽略。
M6 M5 M4
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
CAS延迟
版权所有
版权所有
2
3
版权所有
版权所有
版权所有
版权所有
M8
0
-
M7
0
-
M6-M0
定义
-
经营模式
标准工作
所有其他国家保留
M9
0
1
写突发模式
编程的突发长度
访问单一位置
5
怀特电子设计公司 （ 508 ） 366-5151 www.whiteedc.com
怀特电子设计
SDRAM 8Mx32
特点
53 ％的空间节省与单芯片解决方案
降低系统的电感和电容
引脚排列和尺寸兼容SSRAM 119 BGA
3.3V工作电源电压
完全同步的时钟上升沿
133MH的时钟频率
Z
， 125MH
Z
和100MH
Z
突发操作
WED3DL328V
描述
该WED3DL328V是8Mx32同步DRAM
CON组fi gured作为4x2Mx32 。 SDRAM的BGA构造
具有两个8Mx16的SDRAM管芯安装在一个多层
由层叠基板和封装在一个119铅， 14毫米
22毫米， BGA 。
该WED3DL328V是一种理想的SDRAM宽I / O内存
所有的高性能解决方案，计算机应用
其中包括网络处理器， DSP和功能
ASIC的。
该WED3DL328V是133MH的时钟速度提供
Z
,
125MH
Z
和100MH
Z
。的工作频率范围内，
可编程的突发长度和可编程延迟
允许在同一设备是为各种有用的
高带宽，高性能的存储系统
应用程序。
包装与设计提供了性能
通过电容与减少50 ％增强
两个单片器件。该设计包括内部接地
和电源层从而降低电感在地面上
和电源引脚，允许改进的去耦和
降低系统噪声。
顺序或交织
突发长度可编程= 1，2， 4 ， 8或全部
页面
突发读取和写入
多突发读取和单写
数据屏蔽控制每字节
自动和自刷新
自动和控制预充电命令
挂起模式和掉电模式
119引脚BGA ， JEDEC MO- 163
引脚配置
（ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
CCQ
NC
NC
DQC
DQC
V
CCQ
DQC
DQC
V
CCQ
DQD
DQD
V
CCQ
DQD
DQD
NC
NC
V
CCQ
1
2
NC
NC
NC
NC
DQC
DQC
DQC
DQC
VCC
DQD
DQD
DQD
DQD
NC
A6
NC
NC
2
3
BA0
NC/A12*
BA1
V
SS
V
SS
V
SS
DQMC
V
SS
NC
V
SS
DQMD
V
SS
V
SS
V
SS
NC
A5
NC
3
4
NC
CAS ＃
V
CC
NC
CE＃
RAS ＃
NC
CKE
V
CC
CK
NC
WE＃
A1
A0
V
CC
A4
NC
4
5
A10
A11
A9
V
SS
V
SS
V
SS
DQMB
V
SS
NC
V
SS
DQMA
V
SS
V
SS
V
SS
NC
A3
NC
5
6
A7
NC
A8
NC
DQB
DQB
DQB
DQB
V
CC
DQA
DQA
DQA
DQA
NC
A2
NC
NC
6
7
V
CCQ
NC
NC
DQB
DQB
V
CCQ
DQB
DQB
V
CCQ
DQA
DQA
V
CCQ
DQA
DQA
NC
NC
V
CCQ
7
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
引脚说明
A0 – A11
BA0-1
DQ
CK
CKE
DQM
RAS ＃
CAS ＃
CE＃
V
CC
V
CCQ
V
SS
地址总线
银行选择地址
数据总线
时钟
时钟使能
数据输入/输出面膜
行地址选通
列地址选通
芯片使能
电源引脚， 3.3V
数据总线电源引脚， 3.3V
接地引脚
*注：针脚B3被指定为NC / A12 。该引脚用于未来升级的密度为地址引脚A12 。
怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。
2002年6月，
第1版
1
怀特电子设计公司 （ 602 ） 437-1520 www.wedc.com
怀特电子设计
图。 1 8MX32 SDRAM框图
ADDR0-11
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10/AP
A11
WED3DL328V
BA0
BA1
DQMA
DQMB
CE＃
RAS ＃
CAS ＃
WE＃
BA0
BA1
DQ0-7
DQ8-15
DQA
DQB
LDQM ＃
UDQM ＃
CS ＃
RAS ＃
CAS ＃
WE＃
CK
CKE
CK
CKE
DQ0-31
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10/AP
A11
BA0
BA1
DQ0-7
DQ8-15
DQC
DQD
DQMC
DQMD
LDQM ＃
UDQM ＃
CS ＃
RAS ＃
CAS ＃
WE＃
CK
CKE
怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。
2002年6月，
第1版
2
怀特电子设计公司 （ 602 ） 437-1520 www.wedc.com
怀特电子设计
输入/输出功能描述
符号
CK
CKE
CE＃
RAS ＃ ， CAS ＃
WE＃
BA0,BA1
TYPE
输入
输入
输入
输入
输入
信号
脉冲
水平
脉冲
脉冲
水平
极性
高电平有效
低电平有效
低电平有效
—
功能
WED3DL328V
正面的边缘系统时钟输入。所有的SDRAM的输入采样时钟的上升沿。
激活CK信号时高，停用时， CK信号为低电平。通过取消激活时钟， CKE低同修
掉电模式，挂起模式，或自刷新模式。
CE＃禁用或屏蔽，或使所有的输入，除了CK ， CKE和DQM使设备操作。
当采样时钟，CAS＃ ， RAS＃的正上升沿和WE ＃德音响网元的操作是
在SDRAM中执行。
选择其中SDRAM银行是活跃的。
在一个银行激活指令周期， A0-11德网络网元的行地址（ RA0-11 ）时，在时钟的上升沿采样。
在读或写命令的周期， A0-8德网络网元的列地址（ CA0-8 ）时，在上升取样
时钟边沿。除了行地址，A10 / AP用于调用Autoprecharge操作时的结束
突发读取或写入周期。如果A10 / AP高， autoprecharge选择和BA0 ， BA1德网络网元的银行是
预充电。如果A10 / AP低， autoprecharge被禁用。
在一个预充电命令周期，A10 / AP用于与BA0结合， BA1 ，以控制其
银行（县）预充电。如果A10 / AP很高，所有银行都将不管BA0的预充电状态，
BA1 。如果A10 / AP低，则BA0 ， BA1用来对网络连接的ne银行预充电。
数据输入/输出复用在相同的针
数据输入/输出的掩码会将DQ缓冲区处于高阻抗状态，当采样到高电平。在
读模式， DQM有两个时钟周期的等待时间，并控制输出缓冲器等的输出使能。在写
高有效的模式， DQM具有零延迟，并通过允许输入数据作为一个字掩模
如果是低的，但块写操作，如果DQM高写入。
电源和地的输入缓冲器和核心逻辑。
隔离电源和接地的输出缓冲器，以提高抗干扰能力。
A0-11,
A10/AP
输入
水平
—
DQ
DQM
V
CC
, V
SS
V
CCQ
输入/输出
输入
供应
供应
水平
脉冲
—
面膜
绝对最大额定值*
参数
电源电压
输入电压
输出电压
工作温度
储存温度
功耗
短路输出电流
符号
V
CC
/V
CCQ
V
IN
V
OUT
t
OPR
t
英镑
P
D
I
OS
民
-1.0
-1.0
-1.0
-0
-55
—
—
最大
+4.6
+4.6
+4.6
+70
+125
1.5
50
单位
V
V
V
°C
°C
W
mA
建议的直流工作条件
（参考电压为： V
SS
= 0V ， 0℃下≤
A
≤ 70°C)
符号
V
CC
/V
CCQ
V
IH
V
IL
V
OH
V
OL
I
IL
I
OL
民
3.0
2.0
-0.3
2.4
—
-5
-5
典型值
3.3
3.0
—
—
—
—
—
3.6
V
CC
+0.3
0.8
—
0.4
5
5
参数
电源电压
输入高电压
输入低电压
输出高电压（I
OH
= -2mA ）
输出低电压（I
OL
= 2毫安）
输入漏电流电压
输出电压泄漏
最大
单位
V
V
V
V
V
A
A
*应力大于“绝对最大额定值” ，可能引起
永久损坏设备。这是一个额定值只和功能操作
该设备在这些或任何其他条件高于在操作指示
本规范的部分将得不到保证。暴露在绝对最大额定值
长时间条件下可能会影响其可靠性。
(T
A
= 25 ° C，F = 1MH
Z
, V
DD
= 3.3V)
参数
符号
输入电容
C
I1
输入/输出电容（ DQ ）
C
OUT
最大
4
5
单位
pF
pF
电容
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工作电流特性
(V
CC
= 3.6V)
参数
工作电流（一个银行活动） （ 1 ）
工作电流（突发模式） （ 1 ）
预充电待机电流在
掉电模式
预充电待机电流在
非掉电模式
预充电待机电流在
掉电模式
在活动待机电流
非掉电模式
（一银行活动）
刷新电流（ 2 ）
自刷新电流
注意事项：
1.测量与产出开放。
2.刷新周期是64毫秒。
WED3DL328V
符号
I
CC1
I
CC4
I
CC2P
I
CC2PS
I
CC1N
I
CC1NS
I
CC3P
I
CC3PS
I
CC3N
I
CC3NS
I
CC5
I
CC6
条件
突发长度= 1 ，T
RC
≥ t
RC
（分钟） ，我
OL
= 0毫安
页突发， 4银行活跃，T
CCD
= 2个时钟
CKE = V
IL
（最大值），叔
CC
= 15ns的
CKE ， CK ≤ V
IL
（最大值），叔
CC
= ∞ ，输入稳定
CKE = V
IH
, t
CC
= 15ns的
输入电平变化一次每隔30ns的
CKE = V
IH
（分钟） ，T
CC
= ∞
没有输入电平变化
CKE = V
IL
（最大值），叔
CC
= 15ns的
CKE = V
IL
（最大值），叔
CC
= ∞
CKE = V
IH
, t
CC
= 15ns的
输入电平变化一次每隔30ns的
CKE = V
IH
（分钟） ，T
CC
= ∞ ，无输入变化
t
RC
≥ t
RC
（分钟）
CKE = 0.2V
7
300
340
2
2
100
70
12
12
60
40
440
3
8
280
290
2
2
100
70
12
12
60
40
420
3
10
225
240
2
2
100
70
12
12
60
40
420
3
单位
mA
mA
mA
mA
mA
mA
mA
mA
mA
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图。 2模式寄存器定义
A11 A10
A9 A8
WED3DL328V
突发定义
BURST
长
2
A1
0
0
1
1
A2
0
0
0
0
1
1
1
1
A1
0
0
1
1
0
0
1
1
起始列
地址
A0
0
1
A0
0
1
0
1
A0
0
1
0
1
0
1
0
1
访问顺序的内爆
类型=顺序
0-1
1-0
0-1-2-3
1-2-3-0
2-3-0-1
3-0-1-2
0-1-2-3-4-5-6-7
1-2-3-4-5-6-7-0
2-3-4-5-6-7-0-1
3-4-5-6-7-0-1-2
4-5-6-7-0-1-2-3
5-6-7-0-1-2-3-4
6-7-0-1-2-3-4-5
7-0-1-2-3-4-5-6
CN ，CN + 1 ，道道通+ 2
道道通+ 3 ，道道通+ 4 ...
... CN - 1 ，
道道通...
类型=交错
0-1
1-0
0-1-2-3
1-0-3-2
2-3-0-1
3-2-1-0
0-1-2-3-4-5-6-7
1-0-3-2-5-4-7-6
2-3-0-1-6-7-4-5
3-2-1-0-7-6-5-4
4-5-6-7-0-1-2-3
5-4-7-6-1-0-3-2
6-7-4-5-2-3-0-1
7-6-5-4-3-2-1-0
不支持
A7
A6
A5 A4
A3 A2
A1 A0
地址总线
模式寄存器（ MX）
保留WB *
欧普模式
CAS延迟
BT
突发长度
*如果编程
M11 ， M10 = "0 ， 0"
为确保兼容性
未来的设备。
M2 M1
M0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
突发长度
M3 = 0
1
2
4
8
版权所有
版权所有
版权所有
整页
M3 = 1
1
2
4
8
版权所有
版权所有
版权所有
版权所有
0
1
0
1
0
1
0
1
4
M3
突发类型
顺序
交错
8
0
1
M6 M5 M4
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
CAS延迟
版权所有
版权所有
2
3
版权所有
版权所有
版权所有
版权所有
满
页面
(y)
N = A0 -A11 / 9月8日
（位置0 -Y ）
M8
M7
M6-M0
经营模式
标准工作
所有其他国家保留
0
-
0
-
定义
-
M9
0
1
写突发模式
编程的突发长度
访问单一位置
注意事项：
1.对于整版访问：Y = 2048 （ 4个） ， Y = 1024 （ X8 ） ， Y = 512 （ X16 ） 。
2.两个突发长度， A1 -A9 ， A11 （4个） ， A1- A9 （ X8 ）或A1- A8 （ X16 ）选择块级
中二爆; A0选择块内的起始列。
3.四的突发长度， A2- A9 ， A11 （4个） ， A2 -A9 （ X8 ）或A2 -A8 （ X16 ）选择块级
的四连拍; A0 -A1的选择块内的起始列。
4.八的突发长度， A3 ， A9 ， A11 （4个） ， A3 -A9 （ X8 ）或A3 -A8 （ X16 ）选择块级
的八连拍; A0- A2的选择块内的起始列。
5.对于全页突发，全行选择A0 -A9 ， A11 （4个） ， A0 -A9 （ X8 ）或A0 -A8
（ X16 ）选择起始列。
6.每当给定序列内到达该块的边界之上，所述
以下访问块内包装。
7.对于一个突发长度， A0 -A9 ， A11 （4个） ， A0 -A9 （ X8 ）或A0 -A8 （ X16 ），选择独特的
要访问的列，并且模式寄存器位的M3被忽略。
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5
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