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W986416DH

4银行

16位SDRAM

概述

W986416DH是一个高速的同步动态随机存取存储器（SDRAM），组织成

100万字

4银行

16位。采用流水线结构和0.175

工艺技术，

W986416DH提供每秒（-55 ）到366M字节的数据带宽。对于不同的应用，

W986416DH被分类为以下速度等级： -55 ， -6 ， -7 。 -55部件可运行多达183

兆赫/ CL3 。 -6部件可运行多达166兆赫/ CL3 。 -7部件可运行多达143兆赫/ CL3 。为

手持设备应用程序，我们还提供了一个低功耗选项， -7L的档次，与自刷新

在目前的400

而在自刷新模式很好地工作在2.7V 。

访问到SDRAM是突发式。在一个页面上连续的存储位置可以是

在一个脉冲串长度为1，2 ，4，8或整页时，组和行被选中的主动访问

命令。列地址是由突发的SDRAM内部计数器自动生成

操作。随机读取的列，也可以通过在每一个时钟周期提供其地址。该

多个银行的特性使内部银行之间交错隐藏预充电时间。

通过具有可编程的模式寄存器，系统可以改变脉冲串的长度，延迟周期

交错或顺序突发最大限度地发挥其性能。 W986416DH是理想的主存

高性能的应用。

特点

3.3V

±0.3V

电源

1048576字

4银行

16位组织

自刷新电流：标准和低功耗

CAS延迟： 2和3

突发长度：1 ，2，4 ，8，和全页

顺序和交织突发

突发读取单一写操作

通过DQM字节的数据可控

掉电模式

自动预充电和预充电控制

4K刷新周期/ 64毫秒

接口： LVTTL

包装TSOP II 54针， 400万 - 0.80

可用零件编号

产品型号

W986416DH-55

W986416DH-6

W986416DH-7

W986416DH-7L

速度（CL = 3）的

183兆赫

166兆赫

143兆赫

自刷新

电流（最大值）。

1毫安

400

供电电源

自刷新模式

3.0V - 3.6V

2.7V - 3.6V

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出版日期： 2001年6月

A2版

W986416DH

引脚配置

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

LDQM

CAS

RAS

BS0

BS1

A10/AP

DQ15

DQ14

DQ13

DQ12

DQ11

DQ10

DQ9

DQ8

UDQM

CLK

CKE

A11

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W986416DH

引脚说明

引脚号

23 ~ 26, 22,

29 ~35

功能

地址

描述

复用管脚的行和列地址。

行地址： A0 - A11 。列地址： A0 - A7 。

预充电命令时A10采样

确定是否所有银行都必须预充电或银行

通过BS0 ， BS1选择。

A0A11

20, 21

BS0 ， BS1

BANK SELECT

数据输入/

产量

选择银行时行地址锁存器的时间来启动，

银行或读/时地址锁存时间写。

复用引脚用于数据输出和输入。

2, 4, 5, 7, 8, 10,

DQ0DQ15

11, 13, 42, 44,

45, 47, 48, 50,

51, 53

芯片选择

禁用或启用命令解码器。当

指令译码器被禁用，新的命令是

忽略与先前操作继续。

指令输入。当在上升沿采样

时钟RAS ， CAS和WE定义

要执行的操作。

简称

RAS

行地址

频闪

COLUMN

地址

频闪

写使能

输入/输出

面膜

CAS

39, 15

UDQM

LDQM

简称

RAS

输出缓冲器被置于高阻态（具有2延迟）

当DQM采样高的读周期。

在写

周期，采样DQM高将阻止写

操作零延迟。

用于采样输入的上升沿系统时钟

的时钟。

CKE控制时钟激活和去激活。

当CKE为低，省电模式，待机模式，

或自刷新模式进入。

地进行输入缓冲器和内部DRAM的逻辑电路。

CLK

CKE

时钟输入

时钟使能

1, 14, 27

28, 41, 54

3, 9, 43, 49

6, 12, 46, 52

36, 40

CCQ

SSQ

电源（ + 3.3V ）电源的输入缓冲器和内部DRAM逻辑电路。

地

电源（ + 3.3V ）从V电源分离

，提高DQ噪音

对于I / O缓冲器

免疫力。

地面的I / O V地分居

，提高DQ噪音

卜FF器

免疫力。

无连接无连接

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出版日期： 2001年6月

A2版

W986416DH

框图

CLK

时钟

卜FF器

CKE

控制

信号

RAS

CAS

发电机

命令

解码器

行解码器

列解码器

行解码器

A10

电池阵列

银行＃ 0

电池阵列

银行＃ 1

A11

BS0

BS1

地址

卜FF器

模式

检测放大器

DATA CONTROL

电路

COLUMN

计数器

卜FF器

DQ0

DQ15

刷新

计数器

UDQM

LDQM

列解码器

行解码器

列解码器

电池阵列

银行＃ 2

电池阵列

银行＃ 3

检测放大器

注意：

单元阵列结构是4096 * 256 * 16

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W986416DH

功能说明

电源和初始化

模式寄存器的默认开机状态是不确定的。下面的功率和初始化

序列需要遵循，以保证设备被预处理具体每个用户

需要。

上电时，所有的V

和V

CCQ

引脚必须同时上升到规定的电压

当输入信号被保持在"NOP"状态。上电电压不得超过V

+0.3V

对任何输入引脚或V

耗材。上电后， 200的初始暂停

需要遵循

通过使用预充电命令所有银行的预充电。为了防止数据冲突的DQ总线上

在上电时，它要求该DQM和CKE销在初始暂停期间保持高电平。

一旦所有的银行都已预充电，模式寄存器设置命令，必须发出初始化

模式寄存器。有一个额外的8自动刷新周期（ CBR ）也要求之前或之后

编程模式寄存器，以确保适当的后续操作。

编程模式寄存器

经过初始上电时，模式寄存器设置命令必须为器件正常工作发出。所有

银行必须处于预充电状态和CKE必须是高的至少一个周期的模式之前

寄存器设置命令才能发出。该模式寄存器设置命令被激活低

的RAS，CAS ， CS和WE在时钟的上升沿信号。的地址输入数据

在这一周期中定义的参数将被设置为显示在模式寄存器的操作的表。一

新的命令下可以延迟等于t的模式寄存器设置命令一旦发出

RSC

有

已过。请参阅模式寄存器设置周期和操作表的下一个页面。

行激活命令

该行激活命令必须在任何浏览之前应用或写操作可以被执行。

该操作是类似的RAS激活在EDO DRAM 。从银行激活时，延迟

命令被施加到在第一读或写操作开始必须不小于所述RAS

到CAS的延迟时间（t

RCD

）。一旦一家银行被激活，必须另一家银行之前进行预充电

激活命令可以发出相同的银行。连续之间的最小时间间隔

通过该装置的RAS周期时间（t确定银行激活命令相同的银行

交错激活银行之间的最小时间间隔命令（银行A到B银行副

反之亦然）是银行银行延迟时间（t

RRD

）。各银行可保持有效的最长时间为

指定为T

RAS

（最大）。

读取和写入访问模式

后一组已被激活，进行读或写周期可以遵循。这是通过设置完成

RAS高， CAS低在时钟上升沿最小的t后，

RCD

延时。 WE引脚电压

级别定义了存取周期是读操作（ WE高），或者在写操作（WE

低）。地址输入确定的起始列地址。读取或写入到不同的行

在激活的银行，需要银行进行预充电和新银行激活命令是

发行。当一个以上的银行被激活，交错的银行读或写操作

可能。通过使用编程的突发长度和交替的访问和预充电操作

多个银行之间的无缝数据访问众多不同的页面操作即可

实现的。读或写命令，也可以发到同一银行或活跃银行间的上

每个时钟周期。

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出版日期： 2001年6月

A2版