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W981616AH
512K
×
2银行
×
16位SDRAM
概述
W981616AH是一个高速的同步动态随机存取存储器(SDRAM) ,组织成
512K字
×
2银行
×
16位。采用流水线架构和0.20
m
工艺技术,
W981616AH提供每秒(-6)到332M字节的数据带宽。对于不同的应用
在W981616AH被分成以下速度等级: -6 , -7 , -8 。
访问到SDRAM是突发式。在一个页面上连续的存储位置可以是
在一个脉冲串长度为1,2 ,4,8或整页时,组和行被选中的主动访问
命令。列地址是由突发的SDRAM内部计数器自动生成
操作。随机读取的列,也可以通过在每一个时钟周期提供其地址。该
多个银行的特性使内部银行之间交错隐藏预充电时间。
通过具有可编程的模式寄存器,系统可以改变脉冲串的长度,延迟周期
交错或顺序突发最大限度地发挥其性能。 W981616AH是理想的主存
高性能的应用。
特点
3.3V ± 0.3V电源
高达166 MHz的时钟频率
524,288字×2组×16位的组织
自动刷新和自刷新
CAS延迟: 2和3
突发长度:1 ,2,4 ,8,和全页
突发读取,单写模式
通过UDQM和LDQM控制字节数据
自动预充电和预充电控制
4K刷新周期/ 64毫秒
接口: LVTTL
包装在50针, 400万TSOP II
引脚配置
V
CC
DQ0
DQ1
V
SS
Q
DQ2
DQ3
V
CC
Q
DQ4
DQ5
V
SS
Q
DQ6
DQ7
V
CC
Q
LDQM
WE
CAS
RAS
CS
BA
A10
A0
A1
A2
A3
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
V
SS
DQ15
DQ14
V
SS
Q
DQ13
DQ12
V
CC
Q
DQ11
DQ10
V
SS
Q
DQ9
DQ8
V
CC
Q
NC
UDQM
CLK
CKE
NC
A9
A8
A7
A6
A5
A4
V
SS
-1-
出版日期: 2000年2月
A2版
W981616AH
引脚说明
引脚数
2024,
2732
19
引脚名称
A0A10
BA
功能
地址
BANK SELECT
描述
复用管脚的行和列地址。
行地址: A0 - A10 。列地址: A0 - A7 。
选择银行时行地址锁存器的时间来启动,
银行或读/中列地址锁存器写
时间。
复用引脚用于数据输入和输出。
2,第3 ,第5, 6,8 ,9, DQ0 - DQ15
11, 12, 39, 40,
42, 43, 45, 46,
48, 49
18
CS
数据输入/
产量
芯片选择
禁用或启用命令解码器。当
指令译码器被禁用,新的命令是
忽略与先前操作继续。
指令输入。当在上升沿采样
时钟,
RAS
,
CAS
WE
定义的操作
被执行。
17
RAS
行地址
频闪
16
15
36, 14
CAS
WE
COLUMN
简称
RAS
地址选通
写使能
输入/输出
面膜
简称
RAS
输出缓冲器被置于高阻态(具有2延迟)
当DQM采样高的读周期。在写
周期,采样DQM高将阻止写
操作零延迟。
用于采样输入的上升沿系统时钟
时钟的边沿。
CKE控制时钟激活和去激活。
W母鸡CKE低,省电模式,Suspend
模式,或自刷新模式进入。
地进行输入缓冲器和逻辑电路内
DRAM 。
UDQM /
LDQM
35
34
CLK
CKE
时钟输入
时钟使能
1, 25
26, 50
7, 13, 38, 44,
4, 10, 41, 47
33, 37
V
CC
V
SS
V
CC
Q
V
SS
Q
NC
电源( + 3.3V )电源的输入缓冲器和内部DRAM逻辑电路。
电源( + 3.3V )从V电源分离
CC
中,用于输出缓冲区
对于I / O缓冲提高抗噪声能力。
地面的I / O V地分居
SS
中,用于输出缓冲器
卜FF器
以提高抗干扰能力。
无连接无连接
-2-
W981616AH
框图
CLK
时钟
卜FF器
CKE
CS
RAS
CAS
WE
命令
解码器
控制
信号
发电机
列解码器
R
O
W
D
E
C
O
D
E
R
电池阵列
银行# 0
检测放大器
A10
A0
A9
BA
地址
卜FF器
模式
注册
DATA CONTROL
电路
DQ
卜FF器
DQ0
DQ15
LDQM
UDQM
刷新
计数器
COLUMN
计数器
列解码器
R
O
W
D
E
C
O
D
E
R
电池阵列
银行# 1
检测放大器
注意:单元阵列结构是2048 * 256 * 16
-3-
出版日期: 2000年2月
A2版
W981616AH
功能说明
电源和初始化
模式寄存器的默认开机状态是不确定的。下面的电和
初始化序列需要遵循以保证该设备被预调节到每个用户
在上电期间,所有V的特定需求
CC
和V
CC
Q引脚必须同时上升到了
规定的电压,当输入信号在"NOP"状态保持。上电电压不得
超过V
CC
+ 0.3V任何输入引脚或V
CC
耗材。上电后, 200的初始暂停
S
需要之后使用预充电命令所有银行的预充电。为了防止数据
争上电时的DQ总线上,它需要的DQM和CKE引脚保持高电平
在初始暂停时段。一旦所有的银行都已预充电,该模式寄存器设置
命令必须发出初始化模式寄存器。另外一个8自动刷新周期
(CBR) ,也需要之前或之后进行编程的模式寄存器,以确保适当的后续
操作。
编程模式寄存器
经过初始上电时,模式寄存器设置命令必须为器件正常工作发出。
所有银行都必须在预充电状态和CKE一定要高,至少一个周期的模式之前,
寄存器设置命令才能发出。该模式寄存器设置命令被激活低
信号
RAS
,
CAS
,
CS
WE
在时钟的正边缘。在地址输入数据
这个周期定义的参数将被设置为显示在模式寄存器的操作的表。新
命令可以按照延迟等于t的模式寄存器设置命令,一旦发出
RSC
已过。请参阅模式寄存器设置周期和操作表的下一个页面。
行激活命令
该行激活命令必须在任何浏览之前应用或写操作可以被执行。
该操作类似于
RAS
激活EDO DRAM 。从银行激活时,延迟
命令被施加到在第一读或写操作开始必须不小于所述RAS
到CAS的延迟时间(t
RCD
) 。一旦一家银行被激活,必须另一家银行之前进行预充电
激活命令可以发出相同的银行。连续之间的最小时间间隔
通过该装置的RAS周期时间(t确定银行激活命令相同的银行
RC
).
交错激活银行之间的最小时间间隔命令(银行A到B银行和
反之亦然),是银行对银行的延迟时间(t
RRD
) 。各银行可持有的最大时间
活跃被指定为t
RAS
(最大) 。
读取和写入访问模式
后一组已被激活,进行读或写周期可以遵循。这是通过
最小的t后设置RAS高, CAS低在时钟上升沿
RCD
延时。 WE引脚电压
级别定义了存取周期是读操作( WE高) ,或者在写操作(WE低)。
地址输入确定的起始列地址。读取或写入到不同的行内
激活银行要求银行进行预充电和新银行激活命令发出。
当一个以上的银行被激活,交错的银行读或写操作是可能的。通过
使用编程的突发长度和交替之间的访问和预充电操作
多组,其中许多不同的页面无缝数据访问操作可以实现。读
或写命令,也可以发到同一银行或活跃银行间的每个时钟
周期。
-4-
W981616AH
突发读取命令
突发读取命令是通过应用逻辑低电平启动
CS
CAS
同时举行
RAS
和WE高在时钟的上升沿。地址输入确定的起始列
地址爆裂。该模式寄存器设置突发类型(顺序或交织)和突发
在模式寄存器的长度( 1,2, 4,8,整页)设置的周期。表2和图3中的下一个页面
解释交织模式和序列模式的地址序列。
突发写命令
突发写入命令是通过应用逻辑低电平CS, CAS发起和WE同时举行
RAS
高在时钟的上升沿。地址输入确定的起始列地址。
用于第一猝发写周期的数据,必须在DQ管脚施加在相同的时钟周期,该
写命令发出。其余的数据输入必须在每个后续的供应
时钟边沿直到突发长度被完成。爆完成后提供给DQ引脚上的数据将
忽略不计。
阅读打断读
突发读取可能被另一个读命令被中断。当先前的突发中断时,
剩余的地址是由与全突发长度的新的读出地址改写。数据
从第一读取命令继续出现在输出上,直到从CAS等待时间
中断读命令的满足。
阅读打断写
要中断读取写入命令一阵, DQM可能需要放置的DQ (输出
驱动器)中的高阻抗状态,以避免在DQ总线上的数据争用。如果读命令
在写操作的所述第一和第二时钟周期发出数据, DQM是必要的,以保证
的DQ为三态。在这之后的写命令将有DQ总线和DQM控制
屏蔽不再需要。
写是写中断
突发写入可能突发的另一个写命令完成前被中断。当
以前的脉冲串被中断,则将剩余的地址是由新地址重写并
数据将被写入到器件中,直到编程脉冲串长度是满意的。
写了一个读取中断
读命令将中断在同一时钟周期突发写入操作是读
命令被激活。所述的DQ必须处于高阻抗状态之前的至少一个周期的
新读出的数据出现在输出端,以避免数据冲突。当读命令
激活时,从所述脉冲串写入周期的任何残留数据将被忽略。
突发停止命令
突发停止命令可用于终止现有的突发操作,但离开银行
打开以供将来读或写命令到活性银行的同一页中,如果脉冲串长度是
整页。在其它突发长度操作使用突发停止命令是非法的。连拍
出版日期: 2000年2月
A2版
-5-
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