W83196R-718

W83196G-718

威盛缓冲芯片（ 4× DDR或2×

DDR + 3× SDRAM ）

发布日期：

Jan/23/2006

修改：

2.2

W83196R-718/W83196G-718

W83196R - 718 / W83196G -718数据表修订历史

网页

日期

VERSION

WEB

VERSION

主要内容

1

2

3

4

5

6

7

8

9

10

不适用

N.A

所有

4.6

7/01/02

2/21/03

12/18/03

1.0

2.0

2.1

不适用

1.0

1.0

1.0

所有版本的0.50之前是

内部使用。

更改版本和版本的网站

1.0

更新的新形式

校正IC的版本，添加寄存器默认

值和修正了一些说明和

默认值

添加无铅部件编号W83196G -718

01/23/06

2.2

2.2

请注意，所有数据和规格如有变更，恕不另行通知。所有

在数据表中提及的产品和公司的商标属于

其各自所有者。

生命支持应用

这些产品不是设计用于生活使用的支持设备，设备或

在哪里可以合理地预期这些产品的故障导致系统

人身伤害。使用或销售这些产品用于此类用途华邦客户

应用这样做在自己的风险，并同意完全赔偿华邦任何

从损害赔偿等不当使用或销售造成。

-I-

出版日期： 2006年1月，

修订版2.2

W83196R-718/W83196G-718

表的内容 -

1.

2.

3.

4.

5.

概述......................................................................................................... 1

产品特点.............................................................................................................. 1

引脚配置............................................................................................................... 2

BLOCK DIAGRAN....................................................................................................................... 3

PIN DESCRIPTION..................................................................................................................... 4

5.1

5.2

6.

6.1

6.2

7.

7.1

7.2

7.3

7.4

8.

9.

10.

11.

8.1

引脚说明.........................................................................................................................4

动力Pins................................................................................................................................5

寄存器6：输出控制（ 1 =启用， 0 =禁用） （默认值= FFH ） ............................... 6 ....

寄存器7 ：输出控制（ 1 =启用， 0 =禁用） （默认值= FFH ） ............................... 6 ....

块写入协议.................................................................................................................7

块读协议.................................................................................................................7

字节写入协议...................................................................................................................7

读字节protocol...................................................................................................................7

绝对最大额定值............................................... .......................................... 8

I2C控制和状态寄存器............................................. ................................. 6

访问接口................................................................................................................ 7

规格...................................................................................................................... 8

订购INFORMATION....................................................................................................... 8

如何阅读顶部标记............................................ ............................................ 9

包装图和尺寸.............................................. ................................ 10

-II-

W83196R-718/W83196G-718

1.概述

该W83196R - 718是2.5V / 3.3V时钟缓冲器。 W83196R_718可以支持4 D.D.R. DRAM DIMM或

3标准的SDRAM和2 D.D.R. DRAM的DIMM 。

W83196R - 718可结合使用W83194BR - P4X或W83194BR -325 。

该W83196R_718提供I

2

C串行总线接口进行编程的寄存器来启用或禁用

每个时钟输出。该W83196R_718接受一个参考时钟输入，并运行在3.3V或

2.5V电源。

2.产品特点

其中输入24路输出缓冲区

支持多达4 D.D.R. DIMM或3 SDRAM的DIMM和2 D.D.R.的DIMM

反馈一个额外的输出

低偏移输出（ < 100ps的）

支持高达200MHz的D.D.R. SDRAM

I

2

C 2线串行接口，支持字节或块RW日期

电源管理引脚关断控制

48引脚SSOP封装

-1-

出版日期： 2006年1月，

修订版2.2

W83196R-718/W83196G-718

3.引脚配置

FB_output

Vdd3.3_2.5

VSS

DDR0T_SDRAM0

DDR0C_SDRAM1

DDR1T_SDRAM2

DDR1C_SDRAM3

Vdd3.3_2.5

VSS

DDR2T_SDRAM4

DDR2C_SDRAM5

Vdd3.3_2.5

Buffer_IN

VSS

DDR3T_SDRAM6

DDR3C_SDRAM7

Vdd3.3_2.5

VSS

DDR4T_SDRAM8

DDR4C_SDRAM9

DDR5T_SDRAM10

DDR5C_SDRAM11

Vdd3.3_2.5

SDATA *

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

32

31

30

29

28

27

26

25

SEL_DDR *

Vdd2.5

VSS

DDR11T

DDR11C

DDR10T

DDR10C

Vdd2.5

VSS

DDR9T

DDR9C

Vdd2.5

PD ＃ *

VSS

DDR8T

DDR8C

Vdd2.5

VSS

DDR7T

DDR7C

DDR6T

DDR6C

VSS

SCLK *

* ：内部上拉电阻120K到Vdd3.3_2.5

＃ ：低电平有效

-2-

W83196R-718

DDR / SDRAM缓存

W83196R-718

数据表修订历史

网页

日期

Versio

n

VERSION

基于Web

不适用

02/July

1.0

1.0

所有版本的0.50之前是

内部使用。

更改版本和版本的网站

1.0

主要内容

1

2

3

4

5

6

7

8

9

10

不适用

N.A

请注意，所有数据和规格如有变更，恕不另行通知。所有

在数据表中提及的产品和公司的商标均属于其

各自的所有者。

L I F （E S） ü P P 2 O - [R T A P P L I C A T I ONS

这些产品并非设计用于生命支持设备，设备或系统的使用

在哪里可以合理地预期这些产品的故障导致人身

伤害。使用或销售这些产品用于此类应用华邦客户

这样做在自己的风险，并同意完全赔偿华邦造成的任何损坏

从这样的不当使用或销售。

- 1 -

出版日期：七月。 2002年

修订版1.0

W83196R_718

初步

1.0

概述

该W83196R - 718是2.5V / 3.3V时钟缓冲器。 W83196R_718可以支持4 D.D.R. DRAM DIMM或3

标准的SDRAM和2 D.D.R. DRAM的DIMM 。

W83196R - 718可结合使用W83194BR - P4X或W83194BR -325 。

该W83196R_718提供I

2

C串行总线接口编程寄存器来启用或禁用每个

时钟输出。该W83196R_718接受一个参考时钟输入，并运行在3.3V或2.5V

供应量。

2.0

产品特点

其中输入24路输出缓冲区

支持多达4 D.D.R. DIMM或3 SDRAM的DIMM和2 D.D.R.的DIMM

反馈一个额外的输出

低偏移输出（ < 100ps的）

支持S高达200MHz D.D.R. SDRAM

IC的2线串行接口，支持字节或块日期RW

2

电源管理引脚关断控制

48引脚SSOP封装

- 2 -

出版日期：七月。 2002年

修订版1.0

W83196R_718

初步

3.0

引脚配置

FB_output

Vdd3.3_2.5

VSS

DDR0T_SDRAM0

DDR0C_SDRAM1

DDR1T_SDRAM2

DDR1C_SDRAM3

Vdd3.3_2.5

VSS

DDR2T_SDRAM4

DDR2C_SDRAM5

Vdd3.3_2.5

Buffer_IN

VSS

DDR3T_SDRAM6

DDR3C_SDRAM7

Vdd3.3_2.5

VSS

DDR4T_SDRAM8

DDR4C_SDRAM9

DDR5T_SDRAM10

DDR5C_SDRAM11

Vdd3.3_2.5

SDATA *

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

SEL_DDR *

Vdd2.5

VSS

DDR11T

DDR11C

DDR10T

DDR10C

Vdd2.5

VSS

DDR9T

DDR9C

Vdd2.5

PD ＃ *

VSS

DDR8T

DDR8C

Vdd2.5

VSS

DDR7T

DDR7C

DDR6T

DDR6C

VSS

SCLK *

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

32

31

30

29

28

27

26

25

* ：内部上拉电阻120K到Vdd3.3_2.5

＃ ：低电平有效

块Diagran

Fb_out分别

DDRT0_SDRAM0

DDRC0_SDRAM1

DDRT1_SDRAM2

DDRC1_SDRAM3

DDRT2_SDRAM4

DDRC2_SDRAM5

DDRT3_SDRAM6

DDRC3_SDRAM7

DDRT4_SDRAM8

DDRC4_SDRAM9

DDRT5_SDRAM10

DDRC5_SDRAM11

6

6

差异显示（ 11 ： 6 ）

DDRC （ 11 ： 6 ）

BUF_IN

SCLK

SDATA

SEL_DDR *

PD ＃ *

控制

逻辑

- 3 -

出版日期：七月。 2002年

修订版1.0

W83196R_718

初步

4.0

引脚说明

IN - 输入

输出 - 输出

I / O - 双向引脚

＃ - 低电平有效

* - 内部120kΩ拉

4.1引脚说明

符号

SEL_DDR

针

48

I / O

IN

功能

1 = DDR only模式

0 =标准SDRAM模式

当SEL_DDR被拉高。脚4,5,6,7,10,11,15 ，

16,19,20,21,22,27,28,29,30,33,34,38,39,42,43,44和

45将D.D.R.输出。 Vdd3.3_2.5应

连接到2.5V的DDR电源。

当SEL_DDR被拉低。

销4,5,6,7,10,11,15,16,19 ， 20,21和22将是

标准SDRAM输出。

销27,28,29,30,33,34,38,39,42,43,44和45将

DDR输出，

Vdd3.3_2.5应连接到3.3V的SDRAM 。

SDATA *

SCLK *

Buffer_IN

FB_output

PD ＃ *

24

25

13

1

36

I / O

IN

IN

OUT

IN

我的串行数据

2

C 2线控制接口

内部上拉电阻120K到Vdd3.3_2.5

我串行时钟

2

C 2线控制接口

内部上拉电阻120K到Vdd3.3_2.5

从芯片组的参考输入。 2.5V输入DDR只

模式。 3.3V标准SDRAM模式。

反馈时钟芯片组。输出电压取决于

Vdd3.3_2.5

低电平输入使能掉电模式和

所有输出将是三态

内部上拉电阻120K到Vdd3.3_2.5

时钟输出。 Buffer_IN的副本。

Buffer_IN互补副本

时钟输出。

SEL_DDR = 1时，这些引脚Buffer_IN的副本。

SEL_DDR = 0 ，这些引脚Buffer_IN的副本。

在Vdd3.3_2.5电压dpends

DDR [ 6点11 ] T ...

DDR [ 6:11 ]

DDR [ 0 ： 5 ] T_SDRAM

[0,2,4,6,8,10]

28,30,34,39,43,

45

27,29,33,38,42,

44

4,6,10,15,19,

21

OUT

OUT

OUT

- 4 -

出版日期：七月。 2002年

修订版1.0

W83196R_718

初步

DDR [ 0 ： 5 ] C_SDRAM

[1,3,5,7,9,11]

5,7,11,16,20

22

OUT

时钟输出。

SEL_DDR = 1时，这些引脚是互补的副本

Buffer_IN 。

SEL_DDR = 0 ，这些引脚Buffer_IN的副本。

在Vdd3.3_2.5电压dpends

4.5电源引脚

符号

Vdd3.3_2.5

Vdd2.5

VSS

针

2,8,12,17,23

32,37,41,47

功能

连接到2.5V的时候SEL_DDR = 1和3.3V时，

SEL_DDR=0

电源2.5V 。

3,9,14,18,26,31,35 ，地面

40,46

5.1寄存器6 ：控制寄存器（默认值= 1 ）

位

7

6:5

4

3

2

1

0

@PowerUp

1

11

1

1

1

1

1

针

48

-

-

45,44

43,42

39,38

34,33

当该引脚为低电平-level ，引脚27,28,29,30,32,33,34 ， 38,39,42,43

， 44,45将是三态的SDRAM模式。

DDR11T ， DDR11C （有效/无效）

DDR10T ， DDR10C （有效/无效）

DDR9T ， DDR9C （有效/无效）

DDR8T ， DDR8C （有效/无效）

描述

SEL_DDR （读回只）

保留为华邦内部使用，不改变它们

5.2寄存器7 ：控制寄存器（ 1 =启用， 0 =停止）

位

7

6

5

4

3

2

@PowerUp

1

1

1

1

1

1

针

30,39

28,27

21,22

19,20

15,16

10,11

描述

DDR7T ， DDR7C （有效/无效）

DDR6T ， DDR6C （有效/无效）

DDR5T_SDRAM10,

DDR5C_SDRAM11 （有效/无效）

DDR4T_SDRAM8,

DDR4C_SDRAM9 （有效/无效）

DDR3T_SDRAM6,

DDR3C_SDRAM7 （有效/无效）

DDR2T_SDRAM4,

- 5 -

出版日期：七月。 2002年

修订版1.0