W83194R-39/-39A
3 100MHZ -DIMM时钟
1.0概述
该W83194R -39 / -39A是一个时钟合成器，它提供所需的高速RISC的所有时钟
或者CISC微处理器，如英特尔奔腾II 。 W83194R - 39提供了八种不同的频率
CPU和PCI时钟和W83194R -39A提供16 CPU / PCI频率，这是外部
可选择具有平滑的过渡。 W83194R -39 / -39A还提供了通过控制13的SDRAM时钟
在无延迟buffer_in针。
该W83194R - 39 / -39A接受14.318 MHz参考晶振作为输入，并运行在3.3V
供应量。在扩频建
0.5％或
0.25 ％，以降低EMI 。可编程停止
2
单个时钟输出，并通过IC接口频率选择。该器件符合
奔腾电稳定，这就需要CPU和PCI时钟周期后，稳定在2毫秒
电。这是不推荐使用的双重功能引脚插槽（ ISA ， PCI ， CPU ， DIMM ） 。该
加上卡可能有一个上拉或下拉。
高驱动六个PCI和13 SDRAM的时钟输出通常为大于1 V / ns的杀
速度为30 pF的负载。两个CPU时钟输出通常提供优于1 V / ns的转换速率为20
pF的载荷保持50
5 ％的占空比。固定频率输出作为REF时， 24MHz的，和48
兆赫提供比0.5V更好/ ns的压摆率。
2.0产品特点
支持Pentium II CPU与I
2
C.
2个CPU时钟（一个自由运行的CPU时钟）
13 SDRAM的时钟3 DIMS
6个PCI同步时钟
用于多处理器支持一个IOAPIC时钟
可选择单一或混合供电：
（ Vddq1 = Vddq2 = Vddq3 = Vddq4 = VddL1 = VddL2 = 3.3V ）或（ Vddq1 = Vddq2 = Vddq3 = Vddq4 =
3.3V ， VddL1 = VdqL2 = 2.5V ）
< 250PS歪斜之间的CPU和SDRAM时钟
< 250PS歪斜之中PCI时钟
从缓冲器输入< 5ns的传播延迟SDRAM
从CPU （早期）到PCI时钟-1为4ns ， 2.6ns中心倾斜。
与选择平滑的频率开关，从50 MHz到133 MHz的CPU
I
2
C 2线串行接口和I
2
回读
-1-
出版日期： 1998年5月
修订版0.20
W83194R-39/-39A
初步
0.25％或
0.5 ％扩频功能以降低EMI
可编程寄存器使能/停止每个输出和选择模式
（模式三态或正常）
2ms的上电时钟稳定时间
MODE引脚用于电源管理
一个48兆赫的USB & 1 24 MHz的超级I / O
48引脚SSOP封装
3.0框图
W83194R-39
PLL2
~
XIN
XOUT
BUFFER IN
XTAL
OSC
1/2
停止
48MHz
24MHz
W83194R-39A
PLL2
~
IOAPIC
REF （0： 1）
CPUCLK_F
停止
CPUCLK1
4
LATCH
XIN
XOUT
2
BUFFER IN
XTAL
OSC
1/2
停止
48MHz
24MHz
IOAPIC
2
REF （0： 1）
CPUCLK_F
6
PLL1
传播
SPECTRUM
FS（ 0 ：2） *
模式*
3
6
PLL1
传播
SPECTRUM
FS（ 0 ：3） *
模式*
停止
CPUCLK1
SDRAM12
LATCH
停止
4
PCI
时钟
分频器
13
SDRAM （ 0:12 ）
停止
12
4
PCI
时钟
分频器
停止
5
SDRAM （ 0:11 ）
~
POR
停止
PCICLK （0： 4）
5
PCICLK_F
CPU_STOP ＃
PCI_STOP ＃
SDATA *
SDCLK *
~
POR
PCICLK （0： 4）
PCICLK_F
CPU_STOP ＃
PCI_STOP ＃
SDATA *
SDCLK *
控制
逻辑
CONFIG 。
注册。
控制
逻辑
CONFIG 。
注册。
-2-
出版日期： 1998年5月
修订版0.20
W83194R-39/-39A
初步
4.0引脚配置
Vddq1
PCI_STOP#/REF0
VSS
XIN
XOUT
Vddq2
PCICLK_F / MODE *
（ W83194R - 39A ） PCICLK0 / FS3 *
VSS
PCICLK1
PCICLK2
PCICLK3
PCICLK4
Vddq2
BUFFER IN
VSS
SDRAM11
SDRAM10
Vddq3
SDRAM 9
SDRAM 8
VSS
SDATA
SDCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VddL1
IOAPIC
REF1/FS2*
VSS
CPUCLK_F
CPUCLK1
VddL2
CPU_STOP ＃
SDRAM12
VSS
SDRAM 0
SDRAM 1
Vddq3
SDRAM 2
SDRAM 3
VSS
SDRAM 4
SDRAM 5
Vddq3
SDRAM 6
SDRAM 7
Vddq4
48MHz/FS0*
24MHz/FS1*
5.0引脚说明
IN - 输入
输出 - 输出
I / O - 双向引脚
＃ - 低电平有效
* - 内部250kΩ拉
-3-
出版日期： 1998年5月
修订版0.20
W83194R-39/-39A
初步
5.1水晶I / O
符号
XIN
XOUT
针
4
5
I / O
IN
OUT
功能
晶振输入，带内部负载电容和
反馈电阻。
晶体输出14.318MHz标称。
5.2的CPU ， SDRAM ， PCI ， IOAPIC时钟输出
符号
CPUCLK_F
CPUCLK1
针
44
43
I / O
OUT
OUT
功能
自由运行的CPU时钟。不会受
CPU_STOP ＃
低偏移（ < 250PS ）的主机时钟输出
频率，如CPU ，芯片组和高速缓存。
本站由VddL2 。低中频CPU_STOP ＃为低。
这种异步输入暂停CPUCLK1 ， IOAPIC &
SDRAM （ 0:12 ）在逻辑
“0”
级驱动为低电平时。
高驱动缓冲晶体的输出，并
搭载VddL1 。
SDRAM时钟输出。从扇出缓冲器输出
BUFFER IN引脚。 （由芯片控制）
正常运行期间免费运行PCI时钟。
锁存输入。模式= 1 ， 2脚为REF0 ;模式= 0，
PIN2是PCI_STOP ＃
8
I / O
低偏移（ < 250PS ） PCI时钟输出。
锁存输入FS3在初始上电的H / W
选择的CPU， SDRAM的输出频率与
PCI时钟。
8,10,11,12,13
15
17,18,20,21,
28,29,31,32,
34,35,37,38
OUT
IN
O
低偏移（ < 250PS ） PCI时钟输出。同步
以CPU时钟与1-48ns歪斜（ CPU月初） 。
投入扇出的SDRAM输出。
同步DRAM DIMS具有时钟
相同频率的CPU时钟
CPU_STOP ＃
IOAPIC
SDRAM [ 0:12 ]
41
47
17,18,20,21,28
,29,31,32,34,
35,37,38,40
7
IN
OUT
OUT
PCICLK_F /
* MODE
PCICLK0/*FS3
(W83194R-39A)
I / O
PCICLK [0： 4]
(W83194R-39)
BUFFER IN
SDRAM [ 0 ： 11 ]
-4-
出版日期： 1998年5月
修订版0.20
W83194R-39/-39A
初步
5.3 I
2
C控制接口
符号
SDATA
SDCLK
针
23
24
I / O
I / O
IN
功能
我的串行数据
2
内部C 2线控制接口
上拉电阻。
我串行时钟
2
与C 2线控制接口
内部上拉电阻。
5.4固定频率输出
符号
REF0 / PCI_STOP ＃
针
2
I / O
I / O
功能
14.318MHz的参考时钟。这REF输出为
更强的缓冲ISA总线的负载。
暂停PCICLK （ 0 ： 4 ）时钟的逻辑0电平，当输入
低（在移动模式。 MODE = 0时）
REF1 / * FS2
46
I / O
14.318MHz的参考时钟。
锁存输入FS2在初始上电的H / W
选择的CPU， SDRAM的输出频率与
PCI时钟。
的24MHz / * FS1
25
I / O
的24MHz输出时钟。
锁存输入FS1在初始上电的H / W
选择的CPU， SDRAM的输出频率与
PCI时钟。
为48MHz / * FS0
26
I / O
48MHz的输出用于USB正常操作期间。
锁存输入FS0在初始上电的H / W
选择的CPU， SDRAM的输出频率与
PCI时钟。
5.5电源引脚
符号
Vddq1
VddL1
VddL2
Vddq2
Vddq3
Vddq4
VSS
针
1
48
42
6, 14
19, 30, 36
27
功能
电源的参考文献[ 0 ： 1 ]水晶和核心逻辑。
电源为IOAPIC输出， 2.5V或3.3V 。
电源为CPUCLK [ 0 ： 3 ] ， 2.5V或3.3V 。
电源为PCICLK_F ， PCICLK [ 0 ： 4 ] ， 3.3V 。
电源的SDRAM [ 0:12 ] ，和CPU PLL内核，
标称3.3V 。
功率为24 & 48MHz的输出缓冲器和固定PLL
核心内容。
3,9,16,22,33,39,45电路接地。
-5-
出版日期： 1998年5月
修订版0.20
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