初步
W48S101-04
扩频主板频率发生器
特点
采用Cypress的传播最大化EMI抑制
频谱技术
I
2
C接口
四份CPU输出
8份PCI时钟（同步瓦特/ CPU输出）
两份14.318 MHz的输出IOAPIC
48 - MHz的USB输出的一个副本
可选24 / 48 - MHz的时钟通电阻
STRAPPING
的14.318 - MHz参考输入缓冲的三个副本
输入是一个14.318 MHz的XTAL或参考信号
可选的100 - MHz或66 MHz的CPU输出
电源管理控制输入引脚
测试模式，输出三态通过I
2
C接口
关键的特定连接的阳离子
电源电压： ....................................... V
DDQ3
= 3.3V±5%
V
DDQ2
= 2.5V±5%
CPU循环周期抖动： .......................................... 200 PS
CPU0 ： 3输出偏斜： ............................................ .... 175 PS
PCI_F ， PCI1 ： 7输出偏斜： ....................................... 500 PS
CPU与PCI输出偏斜： ............ 1.5 4.0纳秒（ CPU信息）
逻辑输入和REF0 / SEL48 ＃有250K上拉电阻
除了SEL100 / 66 ＃ 。
表1.引脚可选频率
SEL
100/66#
0
1
CPU （兆赫）
66.8
100
[1]
PCI
（兆赫）
33.4
33.3
SPREAD#=0
±0.5 ％中心
±0.5 ％中心
框图
VDDref
REF0/SEL48#
X1
X2
XTAL
OSC
PLL的参考频率
VDDCORE0/1
GNDCORE0/1
REF1
REF2
GNDREF
VDDapic
APIC0
APIC1
GNDAPIC
VDDCPU0
CPU0
停止
时钟
控制
100/66#_SEL
PLL 1
÷2/÷3
SPREAD ＃
CPU1
GNDCPU0
VDDCPU1
CPU2
CPU3
GNDCPU1
VDDPCI0
PCI_F
停止
时钟
控制
PCI_STOP ＃
PCI1
PCI2
PCI3
GNDPCI0
VDDPCI1
PCI4
I
2
C
逻辑
动力
下
控制
PLL2
PCI5
PCI6
PCI7
PWR_DWN ＃
GNDPCI1
VDD48MHz
48MHz
24/48MHz
GND48MHz
I
2
C是飞利浦公司的商标。
引脚配置
REF0/SEL48#
REF1
GNDREF
X1
X2
GNDPCI0
PCICLK_F
PCI1
VDDPCI0
PCI2
PCI3
GNDPCI1
PCI4
PCI5
VDDPCI1
PCI6
PCI7
GNDPCI2
VDDCORE0
GNDCORE0
VDD48MHz
48MHz
24/48MHz
GND48MHz
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
CPU_STOP ＃
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDDref
REF2
VDDapic
APIC0
APIC1
GNDAPIC
NC
VDDCPU0
CPU0
CPU1
GNDCPU0
VDDCPU1
CPUCLK2
CPUCLK3
GNDCPU1
VDDCORE1
GNDCORE1
PCI_STOP ＃
CPU_STOP ＃
PWR_DWN ＃
SPREAD ＃
SDATA
SCLK
SEL100/66#
注意：
1.内部上拉电阻不应依赖于
设置I / O引脚为高电平。
SDATA
SCLK
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
1999年10月27日，修订版。 **
初步
引脚德网络nitions
引脚名称
CPU0 ： 3
PIN号
40, 39, 36,
35
8, 10, 11,
13, 14, 16,
17
7
PIN TYPE
O
引脚说明
W48S101-04
CPU时钟输出0到3：
这四个CPU时钟输出由控制
在CPU_STOP ＃控制引脚。输出电压摆幅由电压控制的应用
到VDDQ2 。
PCI总线的时钟输出1到7 ：
这七个PCI时钟输出被控制
由PCI_STOP ＃控制引脚。输出电压摆幅由电压控制的应用
到VDDQ3 。
固定PCI时钟输出：
不像PCI1 ： 7输出，该输出不被控制的
PCI_STOP ＃控制引脚。输出电压摆幅由施加电压来控制
VDDQ3.
CPU_STOP ＃输入：
当拉为低电平，时钟输出CPU0 ：3停止LOW
完成一个完整的时钟周期（ 2-3个CPU时钟延迟）之后。当拉高，
时钟输出CPU0 ： 3开始一个完整的时钟周期（ 2-3个CPU时钟延迟）开始。
PCI_STOP ＃输入：
该PCI_STOP ＃输入使PCI 1 ： 7的输出高电平时，
并使它们保持在逻辑0时低。该PCI_STOP信号被锁存
上PCI_F的上升沿。其效果发生在下一PCI_F时钟周期处。
SPREAD ＃输入：
当拉低该引脚激活扩频时钟。
I / O APIC时钟输出：
提供14.318 MHz的固定频率。输出电压
摆幅由VDDQ2控制。
48 - MHz的输出：
固定时钟输出的48兆赫。输出电压摆幅控制
通过电压施加到VDDQ3 。
24 MHz或48 MHz的输出：
当引脚1到10 kΩ的短缺24 MHz的输出
电阻VDDQ3 。当引脚1至10 kΩ的电阻绑在48 MHz的输出
GND 。
I / O双功能REF0和SEL48 ＃引脚：
在动力上， SEL48 ＃的输入会
锁定，这将设置引脚23输出24 MHz或48 MHz的。然后，它会恢复到REF0
固定输出。
固定14.318 MHz的输出1到2 ：
用于各种系统的应用程序。
输出电压摆幅由施加到VDDQ3电压控制。
频率选择输入：
选择开机默认的CPU时钟频率
所示
表1
在第1页。
时钟引脚用于I
2
电路。
数据引脚用于I
2
电路。
晶体连接或外部基准频率输入：
该引脚具有双重
功能。它可以被用作一个外部14.318 MHz的晶体振荡器连接，或作为
外部参考频率输入。
水晶连接：
外部14.318 MHz的晶振输入连接。如果
使用外部基准时，该引脚必须悬空。
掉电控制：
当此输入为低时，器件进入低功耗待机动
由条件。所有输出都在积极举行掉电时低。 CPU和PCI
时钟输出，完成一个完整的时钟周期（ 2-3个CPU时钟停止后低
周期延迟） 。当拉高， CPU ， SDRAM和PCI输出开始了全
时钟周期，在整个工作频率（ 3毫秒的最大延迟） 。
电源连接：
连接到3.3V电源。
电源连接：
电力供应APIC0 ： 1和CPU0 ： 3输出缓冲器。连
到2.5V 。
接地连接：
连接所有接地引脚到公共系统地
平面。
PCI1 ： 7
O
PCI_F
O
CPU_STOP ＃
30
I
PCI_STOP ＃
31
I
SPREAD ＃
APIC0 ： 1
48MHz
24/48MHz
28
45, 44
22
23
I
O
O
O
REF0/SEL48#
1
I / O
REF1 ： 2
SEL100/66#
SCLK
SDATA
X1
2, 47
25
26
27
4
O
I
I
I / O
I
X2
PWR_DWN ＃
5
29
I
I
VDDQ3
VDDQ2
GND
9, 15, 19,
21, 33, 48
46, 41, 37
3, 6, 12, 18,
20, 24, 32,
34, 38, 43
P
P
G
2
初步
概观
该W48S101-04 ，主板时钟合成器，可以亲
韦迪无论是2.5V或3.3V的CPU时钟的摆动，使之适合
对于各种CPU的选项。一个固定的48 - MHz时钟提供
对于其他的系统功能。该W48S101-04支持蔓延
频谱时钟以降低EMI。
W48S101-04
在L / O引脚搭接电阻抠脚和其相关
ated电容时钟负载为逻辑高电平或低电平状态。
在2毫秒周期结束时，已建立的逻辑“0”或“1”的
在L / O引脚的状态，然后锁定。下一个输出缓冲区
已启用，其将L / O引脚到工作时钟
输出。在2毫秒的计时器被启动时， V
DD
达到2.0V 。该
输入位只能通过旋转V复位
DD
关闭，然后重新打开
再次。
但是应当指出的是，捆扎电阻没有显著
时钟输出信号的完整性影响。的驱动阻抗
时钟输出为40Ω （标称值），这是最低限度的影响
10 kΩ的带接地或V
DD
。与该系列的端接
化电阻，输出电阻捆扎应尽可能
靠近所述升/ O引脚尽可能以保持在互连
necting跟踪短。从电阻器上的跟踪到地或
V
DD
应保持小于2英寸长，以防止
输入逻辑采样时系统噪声耦合。
当时钟的输出被使能之后2毫秒的输入PE-
荒漠化问题，一个14.318 MHz的输出频率传递的引脚上，
假设V
DD
已趋于稳定。如果V
DD
还没有达到
满值时，输出频率最初可能低于目标，但会
提高到V一旦目标
DD
电压稳定。在这两种
情况下，一个短的输出时钟周期可以从制造
当启用输出CPU时钟输出。
功能说明
I / O引脚工作
引脚1是双用途的L / O引脚。上电时此引脚用作
逻辑输入，允许分配装置的确定
功能。不久后开机，该引脚的逻辑状态
被锁存，引脚变为时钟输出。此功能
通过将时钟输出与输入减少了器件的引脚数
选择引脚。
外部10 - kΩ的“打包”电阻之间的连接
在L / O引脚与地或V
DD
。连接到地设置一个
锁存器为“ 0 ”，连接到V
DD
设置一个闩锁，以“1”。
图1
和
图2
表现为捆扎电阻2建议的方法
连接。
当W48S101-04电时，所述第一2毫秒的操作是
用于输入逻辑选择。在此期间，在为参考
EnCE的时钟输出缓冲器三态，从而使输出
V
DD
打包输出电阻
10 k
（ LOAD选项1 ）
W48S101-04
POWER- ON
RESET
定时器
产量
卜FF器
输出三态
Q
系列终端电阻
时钟负载
HOLD
产量
低
D
10 k
（ LOAD选项0 ）
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
跳线设置
V
DD
10 k
W48S101-04
POWER- ON
RESET
定时器
产量
卜FF器
输出三态
Q
打包输出电阻
系列终端电阻
R
时钟负载
HOLD
产量
低
D
电阻值R
数据
LATCH
通过跳线选图2.输入逻辑选择
3
初步
串行数据接口
该W48S101-04设有两针，串行数据接口
可用于配置用于控制内部寄存器的设置
特定设备的功能。上电时，该W48S101-04
与初始化寄存器的默认设置。因此，利用
这种串行数据接口是可选的。串行接口是
只写（到时钟芯片） ，并且是专用的功能
器件引脚SDATA和SCLOCK 。在主板上的应用
系统蒸发散， SDATA和SCLOCK是通常由两个逻辑
表2.串行数据接口控制功能汇总
控制功能
时钟输出禁止
描述
常见的应用
W48S101-04
该芯片组的输出。时钟器件寄存器的变化是去甲
马利制成在系统初始化时，如果需要的话。该间
面也可为功率MAN-系统操作期间使用
理功能。
表2
总结了控制功能
该串行数据接口的。
手术
数据被写入到W48S101-04在10个字节的8位
每一个。字节被写入显示的顺序
表3中。
任何单个时钟输出（S ）可以被禁用。显示未使用的输出被禁止，以降低EMI
禁止时输出都在积极保持低电平。
和系统电源。例子是时钟输出
把未使用的PCI插槽。
提供CPU / PCI频率选择超越
由所提供的100-和66.6兆赫的选择
在SEL100 / 66 ＃引脚。频率的变化
顺利和可控的方式。
将所有的时钟输出为高阻状态。
对于备用微处理器和电源
管理选项。平滑的频率转录
习得允许在CPU频率变化
正常的系统操作。
生产PCB测试。
CPU时钟频率
选择
输出三态
测试模式
（保留）
所有的时钟输出切换相对于X1输入，接口制作PCB测试。
最终PLL被旁路。请参阅
表4 。
保留或函数为未来的器件版本亲没有用户应用程序。寄存器位必须令状
生产器件的测试。
10为0 。
表3.字节写入顺序
字节
顺序
1
字节名称
从机地址
比特序列
11010010
字节说明
命令W48S101-04接受数据字节3-6位
内部寄存器的配置。自其它设备可存在于同一
通用串行数据总线，它必须有一个特定的从机地址
对每个可能的接收器。从机接收地址
W48S101-04是11010010.寄存器的设置不会被当奴隶做
地址不正确（或者是一个备用的从接收器） 。
未使用的W48S101-04 ，因此位值将被忽略（ “不
关心“ ） 。这个字节必须被包括在数据的写入顺序保持
正确的字节分配。命令代码字节是标准的一部分
串行通信协议和写入到另一个时，可以使用
寻址的从接收的串行数据总线上。
未使用的W48S101-04 ，因此位值将被忽略（ “不
关心“ ） 。这个字节必须被包括在数据的写入顺序保持
正确的字节分配。字节数字节是标准的串行部分
通信协议和写入到另一个AD-时，可以使用
穿着从接收的串行数据总线上。
请参阅赛普拉斯SDRAM驱动程序。
2
命令
CODE
不在乎
3
字节数
不在乎
4
5
6
7
8
9
10
数据字节0
数据字节1
数据字节2
数据字节3
数据字节4
数据字节5
数据字节6
不在乎
请参阅
表4
在这些字节的数据位设置内部W48S101-04寄存器CON组
控制设备操作。数据位只接受当地址
字节的比特序列是11010010 ，如上所述。对于位的描述
控制功能，是指
表4
数据字节的串行配置图。
5
QQ：2880707522 复制
