【怀特电子设计W3H32M72E-XSBX初步*32M X 72 DDR2 SDRAM 208 PBG】,IC型号W3H32M72E-400SBI,W3H32M72E-400SBI PDF资料,W3H32M72E-400SBI经销商,ic,电子元器件-51电子网

怀特电子设计

W3H32M72E-XSBX

初步*

32M X 72 DDR2 SDRAM 208 PBGA多芯片封装

特点

数据速率= 667 *， 533 ， 400

包装：

208塑料球栅阵列（ PBGA ）， 18× 20毫米

1.0mm间距

差分数据选通（ DQS ， DQS ＃），每字节

内部，流水线，双数据速率架构

4位预取架构

DLL为DQ和DQS转换与定位

时钟信号

四大银行内部的并发操作

（每DDR2 SDRAM模具）

可编程的突发长度： 4或8

自动刷新和自刷新模式

片上终端（ ODT ）

可调数据 - 输出驱动强度

单1.8V ± 0.1V电源

可编程的CAS等待时间：3， 4，5，或6

Posted CAS附加延迟：0， 1，2， 3或4

写延时=读延时 - 1 * TCK

商用，工业和军用温度

范围

组织为32M X 72

重量： W3H32M72E - XSBX - 2.5克典型

好处

65 ％的空间节省与FPBGA

减少了部件数量

54 ％的I / O减少VS FPBGA

减少布线长度，以更低的寄生

电容

适用于喜可靠性的应用

升级为64M X 72密度（联系工厂

信息）

*本产品正在开发中，没有对外贸易资质网络编辑或特征化，并受

更改，恕不另行通知。

图1 - 密度COMPARISONS

实际尺寸

W3H32M72E-XSBX

11.0

CSP方法（毫米）

11.0

19.0

FBGA

怀特电子设计

W3H32M72E-XSBX

65%

54%

区域

I / O

算

5× 209毫米

= 1,045mm

5× 90球= 450球

360mm

208球

怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。

2006年2月

第2版

怀特电子设计公司（ 602 ） 437-1520 www.wedc.com

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W3H32M72E-XSBX

初步*

图2 - 功能框图

CS ＃

WE＃

RAS ＃

CAS ＃

CKE

CS ＃ WE＃ RAS ＃ CAS ＃ CKE

ODT

A0-12

BA0-1

DQ0

CK ＃

LDM

UDM

LDQS

LDQS ＃

UDQS

UDQS ＃

ODT

A0-12

BA0-1

CK0

CK0#

LDM0

UDM0

LDQS0

LDQS0#

UDQS0

UDQS0#

DQ0

DQ15

CK1

CK1#

LDM1

UDM1

LDQS1

LDQS1#

UDQS1

UDQS1#

CS ＃ WE＃ RAS ＃ CAS ＃ CKE

ODT

A0-12

DQ0

BA0-1

CK ＃

LDM

UDM

LDQS

LDQS ＃

UDQS

UDQS ＃

DQ16

DQ15

DQ31

CS ＃ WE＃ RAS ＃ CAS ＃ CKE

ODT

A0-12

BA0-1

CK2

CK2#

LDM2

UDM2

LDQS2

LDQS2#

UDQS2

UDQS2#

CK ＃

LDM

UDM

LDQS

LDQS ＃

UDQS

UDQS ＃

DQ0

DQ32

DQ15

DQ47

CS ＃ WE＃ RAS ＃ CAS ＃ CKE

ODT

A0-12

DQ0

BA0-1

CK3

CK3#

LDM3

UDM3

LDQS3

LDQS3#

UDQS3

UDQS3#

CK ＃

LDM

UDM

LDQS

LDQS ＃

UDQS

UDQS ＃

DQ48

DQ15

DQ63

CS ＃ WE＃ RAS ＃ CAS ＃ CKE

ODT

A0-12

DQ0

BA0-1

CK4

CK4#

LDM4

LDQS4

LDQS4#

UDQS4

UDQS4#

CK ＃

LDM

LDQS

LDQS ＃

UDQS

UDQS ＃

DQ64

DQ8

DQ71

注： UDQS4和UDQS4 ＃需要一个10 kΩ上拉电阻。

怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。

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图3 - 引脚配置

顶视图

W3H32M72E-XSBX

初步*

10 11

DQ34

CK3

CK3#

DQ35

DQ51

DQ50

DQ53

DQ37

CK2#

CK2

DQ52

DQ36

DQ33

DNU **

DNU

DQ39

LDQS2

LDQS3

DQ48

DQ32

LDM3

LDM2

DQ49

DQ43

DQ59

DNU

DQ55

DQ58

DQ42

LDQS2#

LDQS3#

DQ38

DQ54

DQ60

DQ57

UMD2

DQ63

DQ56

DQ40

DQ61

DQ45

UMD3

DQ44

DQ41

DQ46

DQ62

UDQS2#

DQ47

UDQS2

UDQS3

UDQS3#

A10

A12

DNU *

A11

REF

BA1

BA0

UDQS1#

UDQS1

UDQS0

DQ15

UDQS0#

DQ30

DQ14

DQ9

DQ12

UMD1

DQ13

DQ29

DQ8

DQ24

DQ31

UDM0

DQ25

DQ28

DQ22

DQ6

LDQS1#

LDQS0#

DQ10

DQ26

DQ23

ODT

DQ27

DQ11

DQ17

LDM0

LDM1

DQ0

DQ16

LDQS1

LDQS0

DQ7

LDQS4#

UDQS4

UDQS4#

DQ1

DQ4

DQ20

CK0

CK0#

DQ5

DQ21

DQ18

LDQS4

DQ71

CKE

WE＃

DQ19

DQ3

CK1#

CK1

DQ2

RAS ＃

CAS ＃

DQ64

DQ70

DQ65

DQ68

CK4#

CK4

CS ＃

DQ66

DQ69

LDM4

DQ67

VCC

*引脚J10是对128Mx72和更高密度的信号A13保留。

**引脚E5是对64Mx72和更高密度的信号BA2保留。

注意：

UDQS4和UDQS4 ＃需要一个10 kΩ上拉电阻。

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表1 - 球说明

符号

ODT

TYPE

输入

描述

W3H32M72E-XSBX

初步*

片上终端： ODT （注册HIGH ）使终端电阻内部的DDR2 SDRAM 。当

启用， ODT仅适用于下面的每个球： DQ0 - DQ71 ，LDM UDM ， LDQS ， LDQS ＃， UDQS ，并

UDQS ＃。如果通过LOAD MODE命令禁用ODT输入将被忽略。

时钟： CK和CK ＃是差分时钟输入。所有的地址和控制输入信号进行采样，在斑马线上

的CK和CK的＃负边缘的正边缘。输出数据（DQS和DQS / DQS ＃）被引用到

CK和CK ＃的交叉点。

时钟使能： CKE （注册HIGH ）激活和CKE （注册LOW ）停用时钟电路的

DDR2 SDRAM 。已启用/禁用特定网络电路依赖于DDR2 SDRAM CON组fi guration

和操作模式。 CKE LOW提供预充电掉电模式和自刷新操作（所有银行

空闲时），或者主动断电（行活跃于任何银行）。 CKE是同步进行掉电输入，掉电

退出，输出禁止，并自刷新条目。 CKE是异步的自刷新退出。输入缓冲器（不包括

CKE和ODT ）是在断电期间禁用。输入缓冲器（不包括CKE ）是在自刷新无效。

CKE是SSTL_18输入，但会检测LVCMO SLOW级V一次

在科幻RST电应用。后

REF

上的电源和初始化序列期间已经稳定，就必须保持适当的

所述CKE接收机的操作。对于正确的自刷新操作，V

REF

必须保持。

芯片选择： CS ＃启用（注册LOW ）和禁用（注册HIGH ）命令解码器。所有的命令

当CS ＃注册HIGH被屏蔽。

命令输入： RAS ＃， CAS ＃， WE＃（连同CS ＃）德网络NE被输入的命令。

输入数据掩盖： DM是输入掩码信号写入数据。输入数据被屏蔽时， DM的同时采样

在写访问HIGH 。 DM进行采样DQS的两边。虽然DM球是只输入时， DM

装载被设计为匹配的DQ和DQS球。 LDM是DM的低字节DQ0 - DQ7和UDM是DM的

高字节DQ8 - DQ15每个U0 - U4的，

银行地址输入： BA0 - BA1德网络NE哪个银行的积极，读取，写入或预充电命令是

被应用。该模式寄存器包括MR ， EMR ， EMR （2），和电子病历（3）中的装载BA0 - BA1德音响NE

LOAD MODE命令。

接下页

CK ， CK ＃

输入

CKE

输入

CS ＃

RAS ＃， CAS ＃，

WE＃

输入

LDM ， UDM

输入

BA0–BA1

输入

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初步*

表 - 1球说明

（续）

地址输入：提供行地址为ACTIVE命令，列地址，自动预充电位

（A10 ），用于读/写命令，以选择一个位置在各行的存储器阵列的。 A10

取样在预充电命令决定是否预充电适用于一家银行（ A10低，

银行通过BA1 - BA0选择）或所有银行（ A10 HIGH ）的地址输入也是一个LOAD期间提供操作码

模式命令。

数据输入/输出：双向数据总线

数据选通高字节：输出与读取数据，输入与源同步操作写入数据。边沿

与读取数据对齐，居中对齐与写入数据。当差分数据选通模式是UDQS ＃仅用于

通过LOAD MODE命令启用。

数据选通信号的低字节：输出与读取数据，输入与源同步操作写入数据。边沿

与读取数据对齐，居中对齐与写入数据。当差分数据选通模式是UDQS ＃仅用于

通过LOAD MODE命令启用。

电源： 1.8V ± 0.1V

DQ电源： 1.8V ± 0.1V 。该设备以提高抗噪性能上孤立

SSTL_18参考电压。

地

无连接：这些球应该被悬空。

将来使用;行地址位A14和A15保留了8GB和16GB密度。 BA2保留用于4Gb的

装置。

A0-A12

输入

DQ0-71

UDQS ， UDQS ＃

I / O

LDQS ， LDQS ＃

CCQ

REF

DNU

I / O

供应

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