怀特电子设计
W3EG2128M72AFSR-D3
-AD3
最后*
2GB - 2x128Mx72 DDR SDRAM ECC挂号，W / PLL ， FBGA
特点
双倍数据速率架构
DDR266 ， DDR333 ， DDR400和
双向数据选通（ DQS）
锁相回路（PLL ）时钟驱动器，以减少
加载中
差分时钟输入（ CK & CK ＃ ）
ECC错误检测和校正
可编程只读延迟2 ， 2.5 （时钟）
可编程的突发长度（ 2 ， 4,8）
可编程突发类型（顺序&交错）
边沿对齐的数据输出，中心对齐的数据输入。
自动和自刷新
串行存在检测
双列
符合RoHS标准的产品
电源：
V
CC
= V
CCQ
= + 2.5V ± 0.2 （ 133和166MHz的）
V
CC
= V
CCQ
= + 2.6V ± 0.1 （ 200MHz的）
JEDEC标准的184针DIMM封装
封装高度选项：
低廓： 30.48毫米（ 1.20" ） MAX
注：可用性咨询工厂：
供应商源控制选项
工业温度选项
*本产品如有变更，恕不另行通知。
描述
该W3EG2128M72AFSR是2x128Mx72双数据
基于512Mb的DDR SDRAM速度的内存模块
SDRAM组件。该模块由thirtysix的
128Mx4组件， FBGA封装的安装在一
184针FR4基板。
同步设计允许与精确的周期控制
使用系统时钟。数据I / O事务是可能的
两边缘和突发长度允许在同一个设备要
对于各种高带宽是有用的，高性能
存储器系统的应用程序。
工作频率
DDR400@CL=3
时钟速度
CL -T
RCD
-t
RP
200MHz
3-3-3
DDR333@CL=2.5
166MHz
2.5-3-3
DDR266@CL=2
133MHz
2-2-2
DDR266@CL=2
133MHz
2-3-3
DDR266@CL=2.5
133MHz
2.5-3-3
2006年1月
第3版
1
怀特电子设计公司 （ 602 ） 437-1520 www.wedc.com
怀特电子设计
引脚配置
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
符号
V
REF
DQ0
V
SS
DQ1
DQS0
DQ2
V
CC
DQ3
NC
RESET＃
V
SS
DQ8
DQ9
DQS1
V
CC
NC
NC
V
SS
DQ10
DQ11
CKE0
V
CC
DQ16
DQ17
DQS2
V
SS
A9
DQ18
A7
V
CC
DQ19
A5
DQ24
V
SS
DQ25
DQS3
A4
V
CC
DQ26
DQ27
A2
V
SS
A1
CB0
CB1
V
CC
针
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
符号
DQS8
A0
CB2
V
SS
CB3
BA1
DQ32
V
CC
DQ33
DQS4
DQ34
V
SS
BA0
DQ35
DQ40
V
CC
WE＃
DQ41
CAS ＃
V
SS
DQS5
DQ42
DQ43
V
CC
NC
DQ48
DQ49
V
SS
NC
NC
V
CC
DQS6
DQ50
DQ51
V
SS
V
赛迪
DQ56
DQ57
V
CC
DQS7
DQ58
DQ59
V
SS
NC
SDA
SCL
针
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
符号
V
SS
DQ4
DQ5
V
CC
DQS9
DQ6
DQ7
V
SS
NC
NC
NC
V
CC
DQ12
DQ13
DQS10
V
CC
DQ14
DQ15
CKE1
V
CC
NC
DQ20
A12
V
SS
DQ21
A11
DQS11
V
CC
DQ22
A8
DQ23
V
SS
A6
DQ28
DQ29
V
CC
DQS12
A3
DQ30
V
SS
DQ31
CB4
CB5
V
CC
CK0
CK0#
针
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
符号
V
SS
DQS17
A10
CB6
V
CC
CB7
V
SS
DQ36
DQ37
V
CC
DQS13
DQ38
DQ39
V
SS
DQ44
RAS ＃
DQ45
V
CC
CS0#
CS1#
DQS14
V
SS
DQ46
DQ47
NC
V
CC
DQ52
DQ53
NC
V
CC
DQS15
DQ54
DQ55
V
CC
NC
DQ60
DQ61
V
SS
DQS16
DQ62
DQ63
V
CC
SA0
SA1
SA2
V
CCSPD
W3EG2128M72AFSR-D3
-AD3
最终科幻
引脚名称
A0-A12
BA0-BA1
DQ0-DQ63
CB0-CB7
DQS0-DQS17
CK0
CK0#
CKE0 ， CKE1
CS0 ＃ ， CS1 ＃
RAS ＃
CAS ＃
WE＃
V
CC
V
SS
V
REF
V
CCSPD
SDA
SCL
SA0-SA2
V
赛迪
NC
RESET＃
地址输入（复用）
银行选择地址
数据输入/输出
校验位
数据选通输入/输出
时钟输入
时钟输入
时钟使能输入
片选输入
行地址选通
列地址选通
写使能
电源
地
电源为参考
串行EEPROM电源
串行数据I / O
串行时钟
地址在EEPROM
V
CC
Indenti科幻阳离子标志
无连接
复位使能
2006年1月
第3版
2
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怀特电子设计
W3EG2128M72AFSR-D3
-AD3
最终科幻
功能框图
V
SS
RCS1#
RCS0#
DQS0
DQ0
DQ1
DQ2
DQ3
DQS1
DQ8
DQ9
DQ10
DQ11
DQS2
DQ16
DQ17
DQ18
DQ19
DQS3
DQ24
DQ25
DQ26
DQ27
DQS4
DQ32
DQ33
DQ34
DQ35
DQS5
DQ40
DQ41
DQ42
DQ43
DQS6
DQ48
DQ49
DQ50
DQ51
DQS7
DQ56
DQ57
DQ58
DQ59
DQS8
CB0
CB1
CB2
CB3
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃ DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃ DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃ DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
DQS9
DQ4
DQ5
DQ6
DQ7
DQS10
DQ12
DQ1
DQ13
DQ14
DQ15
DQS11
DQ20
DQ21
DQ2
DQ22
DQ23
DQS12
DQ28
DQ29
DQ30
DQ31
DQS13
DQ36
DQ37
DQ38
DQ39
DQS14
DQ44
DQ45
DQ46
DQ47
DQS15
DQ52
DQ53
DQ54
DQ55
DQS16
DQ60
DQ61
DQ62
DQ63
DQS17
CB4
CB5
CB6
CB7
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS ＃
DM
CS0#
CS1#
BA0,BA1
A0-A12
RAS ＃
CAS ＃
CKE0
CKE1
WE＃
R
E
G
I
S
T
E
R
RCS0#
RCS1#
RBA0,RBA1
RA0-RA12
RRAS ＃
RCAS ＃
RCKE0
RCKE1
RWE ＃
CK0
PLL
BA0 ， BA1 ： DDR SDRAM的
A0 - A12 ： DDR SDRAM的
RAS ＃ ： DDR SDRAM的
CAS ＃ ： DDR SDRAM的
CKE ： DDR SDRAM的
CKE ： DDR SDRAM的
WE＃ ： DDR SDRAM的
SDRAM
注册
V
CCSPD
V
CC
/V
CC Q
SPD / EEPROM
DDR SDRAM
CK0#
串行PD
SCL
WP
SDA
A0
SA0
A1
SA1
A2
SA2
V
REF
V
SS
DDR SDRAM
DDR SDRAM
PCK
PCK ＃
RESET＃
注：所有电阻值是22Ω ，除非另有规定ED 。
注意事项：
1. DQ到I / O接线被示为推荐，但也可以改变。
2. DQ / DQS / DM / CKE / S的关系必须保持，如图所示。
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3
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最终科幻
绝对最大额定值
参数
任何引脚相对于V电压
SS
在V电压
CC
供应相对于V
SS
储存温度
功耗
短路电流
符号
V
IN
, V
OUT
V
CC
, V
CCQ
T
英镑
P
D
I
0S
价值
-0.5 - 3.6
-1.0 - 3.6
-55 - +150
27
50
单位
V
V
°C
W
mA
注意：
如果“绝对最大额定值”超出可能会造成永久性损坏设备。
功能操作应限制在推荐的工作条件。
暴露在高于推荐电压高的时间会影响器件的可靠性长时间
DC特性
0°C
≤
T
A
≤
70℃ ，V
CC
= 2.5V ± 0.2V
参数
电源电压
*
电源电压
*
参考电压
终止电压
输入高电压
输入低电压
输出高电流
输出低电流
注意：
符号
V
CC
V
CCQ
V
REF
V
TT
V
IH
V
IL
I
OH
I
OL
民
2.3
2.3
0.49 x垂直
CCQ
V
REF
- .04
V
REF
+ 0.15
-0.3
16.8
16.8
最大
2.7
2.7
0.51 x垂直
CCQ
V
REF
+ .04
V
CCQ
+ 0.3
V
REF
- 0.15
—
—
单位
V
V
V
V
V
V
mA
mA
*
DDR400 V
CC
= V
CCQ
= 2.6V ± 0.1V.
电容
TA = 25 ° C，F = 1MHz时， V
CC
= 2.5V ± 0.2V
参数
输入电容（ A0 - A12 ）
输入电容（ RAS ＃ ， CAS ＃ ， WE＃ ）
输入电容（ CKE0 ）
输入电容（ CK0 ， CK0 ＃ ）
输入电容（ CS0 ＃ ）
输入电容（ DQM0 - DQM8 ）
输入电容（ BA0 - BA1 ）
数据输入/输出电容（ DQ0 - DQ63 ）（ DQS）
数据输入/输出电容（ CB0 - CB7 ）
符号
C
IN1
C
IN2
C
IN3
C
IN4
C
IN5
C
IN6
C
IN7
C
OUT
C
OUT
最大
5.5
5.5
5.5
5.5
5.5
13.0
5.5
13.0
13.0
单位
pF
pF
pF
pF
pF
pF
pF
pF
pF
注意：
这些参数有助于支持
三星
和
美光
基于组件的模块。
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4
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-AD3
最终科幻
推荐的工作条件下， 0 ℃，
≤
T
A
≤
+ 70 ° C，V
CCQ
= 2.5V ± 0.2V, V
CC
= 2.5V ± 0.2V.
仅包括DDR SDRAM组件
等级1
条件
一台设备的银行;主动 - 预充电;吨
RC
= t
RC
（分钟） ;
t
CK
= t
CK
（MIN） ; DQ ， DM和DQS输入变化
一旦每个时钟周期;地址和控制输入
更换一次，每两个周期。
一台设备的银行;主动读预充电突发= 2 ;
t
RC
= t
RC
（分钟） ;吨
CK
= t
CK
（MIN） ;升
OUT
= 0毫安;地址
和控制输入变化的每个时钟周期一次。
所有的设备闲置的银行;掉电模式;吨
CK
= t
CK
（MIN） ; CKE = （ LOW ）
CS ＃ =高;所有的设备闲置的银行;
t
CK
= t
CK
（MIN） ; CKE =高;地址和其他
控制输入每个时钟周期变化一次。 V
IN
=
V
REF
针对DQ ， DQS和DM 。
一台设备的银行活动的;掉电模式;吨
CK
（MIN） ; CKE = （ LOW ）
CS ＃ =高; CKE =高;一台设备的银行;主动 -
预充电;吨
RC
= t
RAS
（MAX） ;吨
CK
= t
CK
（分钟） ; DQ ，
DM和DQS输入每个时钟周期改变的两倍;
地址和其它控制输入改变每一次
时钟周期。
突发= 2;读取;可连拍;一台设备的银行
活跃;地址和控制输入每改变一次
时钟周期;吨
CK
= t
CK
（MIN） ;升
OUT
= 0毫安。
突发= 2;写;可连拍;一台设备的银行
活跃;地址和控制输入每改变一次
时钟周期;吨
CK
= t
CK
（分钟） ; DQ ， DM和DQS输入
每个时钟周期改变一次。
t
RC
= t
RC
（分钟）
CKE
≤
0.2V
四大行交错读取（ BL = 4）自动
预充电与T
RC
=t
RC
（分钟） ;吨
CK
=t
CK
（分钟） ;地址
和控制输入过程中主动阅读或只改变
写命令。
DDR400@CL=3
最大
3870
DDR333@CL=2.5
最大
2780
DDR266@CL=2,
2.5
最大
2790
等级2
待机
状态
I
CC3N
I
CC
规格和测试条件
参数
工作电流
符号
I
CC0
单位
mA
工作电流
I
CC1
4410
3780
3780
mA
I
CC3N
预充加电
下来备用
当前
空闲待机
当前
I
CC2P
180
180
180
RNA
I
CC2P
I
CC2F
1980
1620
1620
mA
I
CC2F
主动掉电
待机电流
主动待机
当前
I
CC3P
I
CC3N
1620
2160
1260
1800
1260
1800
mA
mA
I
CC3P
I
CC3N
工作电流
I
CC4R
4500
3870
3870
mA
I
CC3N
工作电流
I
CC4W
4590
4050
3690
RNA
I
CC3N
自动刷新
当前
自刷新
当前
工作电流
I
CC5
I
CC6
I
CC 7A
7290
180
9180
6120
180
8190
6120
180
8100
mA
mA
mA
I
CC3N
I
CC6
I
CC3N
注意：
这些参数有助于支持
三星
和
美光
基于组件的模块。
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第3版
5
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